基于FPGA短波差分跳頻信號發生器的設計與實現
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3 短波差分跳頻信號發生器的實現
本設計采用XILINX公司推出的型號為XC4VSX35-10FF66的FPGA開發板，利用XILINX公司提供的FPGA開發工具套件，使用Verilog和VHDL兩種語言編寫完成。
數字頻率合成子模塊的8個數字頻率合成器，每個數字頻率合成單元生成8路不同頻率的數字載波信號，共可生成64個不同頻率的數字載波信號，G函數的頻率控制字與差分跳頻信號頻率對照表如表3所示。本文引用地址：http://cqxgywz.com/article/191074.htm
圖4為基于FPGA的短波差分跳頻信號發生器軟件仿真圖，最下方的信號為輸出的數字差分跳頻信號，由仿真時間可以看出每經過200μs輸出的差分跳頻信號頻率發生一次變化，即實現跳速為5000hop／s。圖5為數字差分跳頻信號經DA轉換后變為模擬差分跳頻信號的硬件測試結果，其中(a)為示波器顯示圖，(b)為頻譜分析儀顯示圖。
4 結束語
短波差分跳頻通信系統為高速率短波傳輸提供了一種新的方法。差分跳頻體制集調制、解調和跳頻圖案于一體，是一種特殊的調制解調方式，具有數字化程度高、極易實現高跳速和高數據率、抗跟蹤干擾能力強等優點。本文在介紹差分跳頻G函數算法原理基礎之上，對短波差分跳頻信號發生器進行了基于FPGA的整體系統優化設計，并分別在軟件和硬件環境下進行了仿真與實現。
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