基于FPGA的PCM30／32路系統信號同步數字復接設計
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3．3 分解端電路設計原理
在分解端，8 MHz高速串行信號e首先經過同步時鐘提取模塊，根據串行數據的內部特點，利用數字鎖相環等技術提取出和發送端同頻、同相的時鐘信號CLK8，然后經過幀同步檢測模塊，建立狀態機對串行數據中的TS0時隙的幀同步碼元進行檢測；這樣保證了接收端能夠準確無誤的恢復發送端的數據。對于高速數據分解為4路支路信號的電路原理剛好和復用端相反，如圖5所示。本文引用地址：http://cqxgywz.com/article/191080.htm
3．4 分解端功能仿真結果分析
與復接端相反，利用CLKS高頻時鐘讀取串行e的碼元信號到鎖存器rege中，LD信號為內部邏輯產生的控制信號，負責碼元分解搬移。由于一幀信號容量過大，故截取了某幀內的一個時隙以便于觀察分解還原功能的實現，在32個CLK8時鐘周期內從串行輸入數據e采集到的碼
元信號鎖存在rege移位寄存器中，如圖6所示，rege=11100111001110011100111001110011B(E739CE73H)，從波形圖上可見分解后的支路鎖存實時狀態值為：rega=111001 11B(E7H)；regb=OO11l001B(39H)；regc=11001110B(CEH)；regd=01110011B(73H)，而恢復出4個支路的時隙碼元信號為：a：11100111；b：00111001；c：11001110；d：01110011。分解過程及其信號分解還原波形如圖6所示。
4 結語
本文主要依據PCM30／32基群信號的特點，結合FPGA建模仿真，利用QuartusⅡ8．0仿真綜合軟件，實現4路低速信號的同步時分復用，提高信號傳輸效率；并在分解端將其分解還原為4路原始信號。功能仿真結果正確，在允許的信號延時下實現了系統主要功能。系統基于FPGA的設計，便于功能修改和擴展，只需實時修改內部參數即可。
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