基于TDI-CCD的成像FPGA系統軟件設計應用
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(1)數據解析模塊。通過RS 422解析串行指令，同時完成部分硬指令翻譯，并根據指令要求發送系統遙測參數。串行接收數據采用累加校驗，并對接收數據進行預存儲。校驗正確后，將數據以乒乓方式存入RAM，以保證讀／寫邏輯不沖突；校驗錯誤時，不轉存數據。根據不同的指令類型，對相應的地址進行讀／寫操作，更新完畢后給出標志位。
(2)視頻控制模塊。輸出A／D參數、CDS信號和A／D輸出時鐘。A／D參數采用廣播方式，通過使能信號完成20路AD的配置；由外行信號htck同步A／D的控制邏輯以及CDS信號；由于數據處理速度較低，實現時，通過增加扇出、減少模塊復用，來降低資源利用率。CDS采樣脈沖的位置對信號質量影響很大，需要精細調節。在設計時，采用FPGA內部移位寄存器生成不同位置的采樣脈沖，在調試中實現精確對準。
(3)數據整合模塊。將輸入的20路圖像數據整合一路輸出。根據工作指令選擇灰度圖像或實時圖像，并行存儲到相應的fifo中；輸出時，通過控制讀使能信號，實現數據的循環讀取。設計FIFO時，仍然采用乒乓方式，通過標志信號使讀寫邏輯分離。相比RAM設計而言，避免了大規模地址線造成的亞穩態問題，設計時序相對簡單。
(4)數據輸出模塊。根據衛星指令將圖像數據按照規定格式輸出。設計時，需要注意數傳協議中各數據段數據的輸出時序。因此，良好的模塊規劃，更有利于程序的實現和驗證。
2．3 性能與設計要點
(1)FPGA內部時鐘域分析有利于同步設計的實現，在良好的時鐘分配下，能夠提高系統運行頻率，增加軟件可靠性。根據FPGA資源說明，每個slice有固定數量的觸發器和查找表(LUT)資源，合理利用可以降低器件資源的利用率。
(2)組合邏輯容易產生亞穩態，為系統帶來不確定因素，同時，組合邏輯延時也限制了系統的運行頻率。在頻率要求較高的模塊內部，可以采用流水線技術降低組合邏輯規模。
(3)軟件結構對系統性能和資源使用有很大的影響；不合理的結構劃分不僅浪費資源，也不利于軟件的升級和維護。該軟件通過合理的結構和接口信號劃分，力求達到模塊解耦的目的。通過詳細的接口時序說明，可以更好的進行軟件維護和更新，為后續開發奠定基礎。
2．4 關于軟件系統工作頻率和硬件速度的匹配
電路設計時，通過分析硬件電路的芯片參數和電路延時指導軟件設計。對于關鍵信號走線，除了可以在硬件上設置延時線外，FPGA內部可以通過DLL倍頻時鐘，通過時鐘計數方式實現延時，或者通過FPGA內部LUT和門邏輯實現組合邏輯延時設計。由于FPGA的端口速率有限，不同等級的FPGA芯片的處理速度也不同，因此，需要參考FPGA的參數特性設計系統結構，并確定端口數傳規則和內部結構，同時，注意與外圍
硬件的匹配，以保證軟硬件可靠運行。
3 實時圖像效果評估
圖3給出了實驗室條件下的原始數據圖像。通過調整信號處理器的增益，調整相應抽頭的灰度值，從而達到灰度均衡效果；通過觀察相應的圖像數據可以得出，數據處理和成像效果達到預定指標要求。本文引用地址：http://cqxgywz.com/article/191262.htm
4 結語
FPGA成像軟件是系統可靠運行的重要保障，其性能對整體分辨率的提高有著舉足輕重的作用。在給定的硬件條件下，通過高效設計FPGA軟件，能夠顯著提高系統性能。在成像軟件的數據處理方法上，仍然有很多方向，如實時圖像壓縮傳感，提高系統的傳輸能力；在FPGA內部進行海量數據處理等。通過實驗證明，該軟件的實際運行速度達到要求。因為硬件處理速度的限制，若想提高軟件運行頻率，尋求更加合理的軟件系統結構以及電子學分系統結構將成為重要的研究內容。
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