高通濾波器在技術實現上可以采用數字電路，也可以采用模擬電路。為簡化電路、減輕后續處理電路壓力，本文采用電容、電阻等構建一個模擬高通濾波器進行背景扣除。

濾波器的傳遞函數為：

ｈ（ｓ）＝r/[(1/sc)+r]＝src/(1+src)

選擇適當電阻、電容值即可實現對目標信號的背景扣除。

２．３ 動態范圍壓縮

空間瞬態光輻射信號的動態范圍太大，如果直接對其進行ａ／ｄ轉換，則ａ／ｄ的量化分辨率至少要１５ｂｉｔ，并且因ｂｉｔ數多而增加后級數字信號處理的數據量、降低系統的實時性。因此采用對數放大器對信號的動態范圍進行對數壓縮。采用１２ｂｉｔ的ａ／ｄ轉換器即可滿足要求，且減少了處理的數據量，提高了系統實時性。本文采用美國ｔｉ公司的ｔｌ４４１ｍ對數放大器。它是由四級３０ｄｂ對數放大器級聯成的單片高性能對數放大器芯片，可以得到１２０ｄｂ的輸入電壓動態范圍。

３ ａ／ｄ變速率采樣模塊

３．１ 閾值觸發

經前級預處理后，目標信號進入閾值觸發電路中的電壓比較器。ｄｓｐ設置閾值信號，鎖存后經ｄ／ａ轉換輸出到電壓比較器，與輸入的目標信號進行比較：若目標信號超過閾值信號，則產生觸發信號并驅動時序控制電路及ａ／ｄ轉換電路工作；否則不工作。

３．２ ｃｐｌｄ控制ａ／ｄ變速率采樣

為了進一步減少信號處理的數據量，實現實時處理，本文采用了變速率采樣的方法解決線路板面積有限與數據處理需要大容量存儲空間的矛盾。

由空間瞬態光輻射信號特征可知，其初始值變化速度快，高頻分量所占比重較大；而后面信號變化速度逐漸減小，越靠后信號越接近緩變信號，低頻含量高。所以采用采樣間隔逐漸增大的方法實現變速率采樣。

初始采樣頻率為ｆ,每隔ｍ個采樣點采樣頻率下降一半,一直到采樣結束。在電路實現中采用的方法是：ａ／ｄ轉換器按照固定的轉換速率進行模擬量到數字量的轉換，而ｃｐｌｄ控制采樣數據的變速率接收并存儲至ｆｉｆｏ。

ｆｉｆｏ存儲數據由其寫使能控制信號ｗｅｎ（低電平有效）決定：當ｗｅｎ為低電平時，數據在每個寫時鐘信號ｗｃｌｋ的上升沿寫入ｆｉｆｏ；當ｗｅｎ為高電平時，數據保持不變。因此，控制ｆｉｆｏ變速率接收數據即控制它的寫使能信號ｗｅｎ為低電平的間隔變速率變化。 在ｃｐｌｄ中由寫時鐘信號ｗｃｌｋ每隔ｍ點二分頻后、再調整占空比即可實現ｗｅｎ的時序信號。

ｃｐｌｄ對ｆｉｆｏ變速率接收采樣數據的邏輯控制，用美國ａｌｔｅｒａ公司的軟件ｍｕｘ＋ｐｌｕｓ ｉｉ可由三種方法實現：一是用計數器、分頻器等畫電路圖實現；二是用ｖｈｄｌ語言或ａｈｄｌ語言編程實現；三是輸入時序波形文件實現。針對本系統而言，采取第二本文中ａ／ｄ轉換器采用美國ａｄ公司的ａｄ６７８，它是一個１２ｂｉｔ的多用途ａ／ｄ轉換器，內部包括采樣保持器、微處理器接口、基準電壓源和時鐘驅動電路，具有高可靠性和低功耗等特性。

３．３ 由ｃｐｌｄ進行上升速率初判

目標信號幅度值從超過閾值起始點開始的一段時間內的上升速率是判斷其能量范圍的重要判據。因此電路中采用ｃｐｌｄ對ａ／ｄ采樣的數據做初步判斷。當目標信號上升速率滿足設定要求時，產生上升速率觸發信號，并與其它結果做符合判定；否則丟棄當前數據，等待下一次探測數據。

３．４ ｆｉｆｏ存儲

ｆｉｆｏ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ）是一種先進先出的存儲器，即先讀入的數據先讀出。ｆｉｆｏ存儲器自身的訪問時間一般為幾十納秒。ａ／ｄ轉換器等外設速度一般比ｄｓｐ慢。如果采用ｆｉｆｏ，ａ／ｄ可以先將數據送往ｆｉｆｏ，一旦ｆｉｆｏ滿，ｆｉｆｏ再向ｄｓｐ申請中斷。這樣可以省去ｄｓｐ等待與查詢的時間，而且中斷次數也可以減少，從而提高傳輸速度。

本系統中,ｆｉｆｏ作為緩沖存儲器給上升速率初判電路和ｄｓｐ處理器提供數據，同時作為變速率采樣結果的暫存單元。本文采用美國ｉｄｔ公司的ｉｄｔ７２ｘｘｘ系列同步并行ｆｉｆｏ實現對數據的緩存。