一種高效咬尾卷積碼譯碼器的設計與仿真
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2．3 回溯
回溯的深度(Trace back Depth)必須大于編碼深度(Coding Depth)，這是因為，經過回溯CD的長度，所有的幸存路徑均會收斂。每次回溯時，所有幸存路徑都需要從內存里面讀出TD個狀態，同時將有TD-CD個判斷之后的比特送入LIFO。回溯之后，會有TD-CD的內存空間可寫，另外在回溯時，還需要TD-CD個內存空間來保存進來的數據，這樣，內存空間就共需TD+(TD-CD)=2TD-CD。在此可取典型值TD=96，CD=72。
2．4 FPGA的實現
本設計采用的FPGA芯片為Altera的StratixIIIEP3SL340系列器件，其在QuartusII9．0下綜合出來的RTL視圖如圖5所示。其布線后所占用的資源如表l所列。本文引用地址：http://cqxgywz.com/article/191550.htm
3 仿真驗證
本文采用的開發流程是先在matlab下仿真出浮點算法的性能，然后根據系統要求用C實現定點模型，在和浮點的版本比較后，再采用Ver-ilog實現。由于用verilog做性能仿真比較慢，本文采用的仿真和驗證方法是在定點C下做性能仿真，然后將C版本的輸入輸出作為黃金參考數據，再用modelsim仿出vetilog版本的數據和參考數據做對比，如果數據完全一樣，則驗證通過，否則調試verilog語言并追蹤錯誤。
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