SDH中E1接口數字分接復用器的VHDL設計及FPGA實現
加入技術交流群
在接收端，復接口的SYNC檢測模塊在7路E1數據流中分別檢測出7個SYNC。通過SYNC扣除模塊扣除在分接器中插入的SYNC，并使得7路E1數據同步。之后，就可以對這7路E1數據進行并/串轉換了。對于轉換后的14Mbps數據還需要扣除在分接器中固定插入的零。根據要求對于12Mbps的數據再一次做幀頭/幀尾檢測以便在兩幀數據之間插入全“1”的空閑碼。這樣的就正確恢復出發送端的12Mbps碼流。
在發送端和接收端所有SYNC的處理都用FIFO技術來實現。電路設計采用硬件高級描述語言VHDL和狀態機來完成，用FPGA驗證實現。為提高電路的可實現性，設計全部采用D觸發器和邏輯門來實現，并且綜合約束工具來控制FPGA內部電路的路徑延時。
2 VHDL語言設計相對于傳統設計的優點
（1）采用自頂向上（Top Down）的設計方法
與傳統的系統硬件設計從具體的設計單元開始不同，VHDL設計是從系統的總體要求出發，先進行系統建模仿真，仿真通過后再利用VHDL層次化、結構化及行為化的描述方法將各個模塊模型用可實現的VHDL電路描述替換。這對于一個非常大的硬件系統設計從總體上把握設計的可行性是非常重要的。
（2）采用系統的早期仿真
通過對系統建模的早期仿真便于在系統設計的早期發現設計中潛在的問題，與傳統的自下而上設計的后期仿真相比可大大縮短系統設計的周期。
（3）降低了硬件電路的設計難度
不需要象傳統的設計方法在設計前就要寫出電路的邏輯表達式、真值表及卡諾圖化簡，VHDL在設計計數器的時候只關心計數器的狀態就可以了。這樣也大大縮短系統設計的周期。這對于時間效益的現代社會是非常重要的。
（4）VHDL設計文檔的靈活性
用VHDL設計硬件電路，主要的設計文件是用VHDL編寫的源程序。如果需要也可以利用EDA軟件轉化為原理圖。另外，它資源量小，便于保存，可以方便地被其它設計所利用，可繼承性好，在源文件中可方便地加入注釋，可讀性好。
3 分接復用器的VHDL及狀態轉移圖設計
3.1 分接復用器頂層VHDL建模（Top level）及系統功能仿真
（1）系統發送頂層建模的VHDL端口描述
Library IEEE;
Use IEEE.std_logic_1164.all;--引用庫說明；
Entity TRAN_TOP is
Port (RESET : IN STD_LOGIC;--ststem reset signal;
XCLK_IN : IN STD_LOGIC;--14.336MHz input high clock;
DATAIN : IN STD_LOGIC;--12.544MHz input data;
CLK12M :OUT STD_LOGIC;--12.544MHz input clock;
READCLK_OUT:OUT STD_LOGIC;--2.048 MHz output clock;
ROUT:OUT STD_LOGIC_VECTOR(6 downto 0)-2.048 MHz 7 route -output data;
);
end TRAN_TOP;
(2)系統發送頂層建模的VHDL仿真波形
如圖3所示，送來的10M二進制的一幀數據（DATAIN）為“1100010001（幀頭）1111111111，1111111111，1111111111，11111111，1000000001 （幀尾）”。把分接為7路2M的數據如下：
ROUT0：0，0111111110（插入的SYNC）1011111，0（每7bit固定插入‘0’）10,111…(空閑碼)
ROUT1：0，0111111110（插入的SYNC）1011111，0（每7bit固定插入‘0’）10，111…（空閑碼）
ROUT2：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）10，111…（空閑碼）
ROUT3：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）10，111…（空閑碼）
ROUT4：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）00，111…（空閑碼）
ROUT5：0，0111111110（插入的SYNC）1111111，0（每7bit固定插入‘0’）01，111…（空閑碼）
ROUT6：0，0111111110（插入的SYNC）0111111，0（每7bit固定插入‘0’）0，1111…（空閑碼）
這樣，從仿真波形可知電路完成了每幀二進制10M數據分接為7路2M數據時在每路2M數據中插入SYNC（0111111110）、每7bit固定插入‘0’以及在10M數據每幀分接完后插入全1空閑碼的操作。
評論