3 實驗結果與分析

該系統用于無失真接收脈沖超寬帶周期信號。超寬帶信號脈沖重復頻率為1 MHz，脈寬為1 ns，如圖3所示。ADC的采樣時鐘由FPGA內部的增強型PLL對系統時鐘倍頻產生，而每個脈沖重復周期的采樣時鐘延時由延時芯片控制，每個周期的延時時間為125 pg。調試采樣的采樣時鐘為320 MHz，而每個脈沖重復周期內只選取40個采樣點。采樣間隔為1/320μs，那么要恢復一個完整的脈沖需要25個周期。在第一個周期內得到40個采樣點，將其存到地址為0，25，50，…，975的非相干累加RAM中，在第二個周期內，我們將采樣時鐘延時125 ps后得到的采樣值存到地址為1，26，51，…，976的RAM中，依次，可以得到25個周期1000個采樣點，然后在將這些點從輸出緩存RAM中順序讀出，即可得到經過排序的采樣數據了。通過Chipscope抓取排序后的信號，如圖4所示。當超寬帶脈沖脈寬為10 ns時，通過變換采樣采出來的波形如圖5所示。 Chipscope的觀察時鐘為320 MHz，而輸出緩存RAM的讀時鐘為160MHz，因此順序讀出的信息數據在時間軸0～2 000內。由于輸入噪聲的疊加，變換采樣的波形帶有一定的毛刺。如果在射頻變壓器之前放置一個低噪放(LNA)，那么采樣出來的波形將會平滑很多。

4 結論

文中設計了一種基于變換采樣的超寬帶接收機，其重點集中在脈沖的變換采樣部分。脈沖采樣主要是通過接收機上的ADS5463芯片實現，而脈沖采樣時鐘是通過接收機上的FPGA和可編程延時芯片進行控制，數據處理是通過FPGA進行實現。實驗結果表明，該接收機能夠對上GHz帶寬的超寬帶信號進行采樣接收，等效采樣率可以達到8 GS/s。這可以用于超寬帶通信與測距。