GaN器件具有許多獨特的電氣特性，例如低柵極電壓限值和死區期間的高反向傳導損耗，因此需要專門的驅動器來驅動。不建議在沒有額外保護電路的情況下，使用常規硅MOSFET驅動器來驅動GaN FET，以免導致性能問題和潛在的器件受損風險。盡管GaN FET市場在不斷擴大，但專用的GaN驅動器仍舊稀缺。

ADI公司開發了旗下100 V半橋GaN驅動器LT8418。這款先進的驅動器具備穩健的拉電流和灌電流能力，并集成了智能自舉開關，能夠維持穩定的自舉電壓，相對于VCC的壓降非常小。此外，這款器件具有分離柵極驅動器，可以精細控制導通和關斷擺率，從而降低振鈴并優化電磁干擾(EMI)性能，因而這款IC非常適合要求苛刻的應用，例如D類放大器、高效率數據中心電源、高頻DC-DC轉換器和電機驅動器。

然而，以高開關速度工作的GaN轉換器對于電路板寄生元件引起的振鈴特別敏感。如果過沖或下沖電壓超過絕對最大閾值，FET可能會受損。因此，要在GaN應用中采用這款新器件，運用最佳設計實踐來提升效率和性能至關重要。

在開關事件期間，電流的快速變化會導致PCB布局中固有的寄生電感與雜散電容產生諧振，進而引起轉換器中各個節點出現振鈴。當開關速度非常快時，由于快速di/dt瞬變，振鈴會更加顯著。在半橋配置中，寄生電感的主要來源是功率環路和柵極環路，如圖1所示。

功率環路電感包括FET漏極電感LD、共源電感 LCS以及來自輸入電容和PCB走線的寄生電感。柵極環路電感包括柵極電感LGATE和共源電感 LCS。

圖2和圖3展示了寄生電感的影響，表現為開關節點電壓和柵極信號上出現了更大振鈴。開關節點處的振鈴會增加開關損耗并降低EMI性能。同時，柵極信號上的振鈴可能會超過柵極電壓閾值和絕對額定值，導致FET誤導通/關斷和柵極永久性損壞。因此，盡可能降低GaN轉換器中的寄生電感以確保穩健運行至關重要。

圖3. 柵極環路寄生電感導致柵極信號出現振鈴

為了盡可能降低降壓或升壓轉換器中的熱回路電感，關鍵是減小dv/dt快速轉換期間的電感效應和相關電壓尖峰，從而提高效率和EMI性能。熱回路布局至關重要，它由GaN FET和熱回路電容的位置確定，決定了熱回路的物理尺寸，進而決定了熱回路的電感大小。為了盡可能降低熱回路電感，建議采用圖4所示的內部垂直布局。

在這種布局中，高側和低側FET并排放置在同一PCB層上。并行布置可有效縮短互連走線的長度。多個熱回路電容（低等效串聯電阻(ESR)的陶瓷電容）也放置在同一層上，并直接毗鄰FET的源極和漏極端子。這種布局利用內部第一層作為功率環路返回路徑，此路徑與頂層上的正向路徑非常接近，從而有效縮小熱回路的物理尺寸。由此還可確保熱回路雜散電感與電路板總厚度無關。此外，正向和返回電流的感應磁場相互抵消，進一步降低了寄生電感。

GaN器件由于尺寸緊湊且接觸面積有限，在高開關頻率和高負載下可能會承受極大的熱應力。因此，在設計PCB布局時，采用有效的熱管理實踐對于確保性能可靠至關重要。

在降壓轉換器配置中，由于硬開關產生的損耗，頂部FET通常會經受更高的溫度。為了增強散熱，建議將高頻熱回路電容器放置在更靠近底部FET的位置。這種布置不僅能夠優化高頻環路的電氣路徑，而且在頂部FET周圍提供了額外的空間，有助于改善散熱。在這種布局中，內部第一層上的電源平面（位于Q1和Q2下方）是 VIN。這種布局策略的頂層如圖5a所示。

相比之下，在升壓配置中，底部FET通常會因為硬開關而承受更高的熱應力。因此，高頻熱回路電容應位于頂部FET附近，并在底部FET周圍留出空間以改善散熱。返回地平面位于第二層。這種布局如圖5b所示。

在FET的焊盤上直接布置多個層間連接通孔，有助于進一步降低熱回路寄生電感，如圖6所示。由于漏極和源極端子交錯排列，因此流過這些通孔的電流方向相反，進而形成多個方向相反但相鄰的磁場環路。這些磁環導致磁場自我抵消，故熱回路中的寄生電感顯著降低。

此外，這些通孔能夠有效增強散熱性能，將FET的熱能傳輸到其他PCB層的銅平面，因此有助于維護器件在高功率運行期間的熱完整性。通孔還能將電流分配到多個PCB層上，并能有效降低電阻。建議填充這些通孔，以防止焊接過程中放氣和焊料泄漏，并提升散熱和導電性能。

圖7比較了兩個由LT8418驅動的GaN降壓電路板之間的溫度差異。在相同工作條件下，采用推薦布局實踐設計的電路板與設計糟糕的電路板相比，前者搭載的GaN FET的溫度明顯更低（相差最多28?C）。

GaN FET的固有特性使其絕對最大柵極電壓額定值通常在6 V左右，低于硅(Si) MOSFET。3 因此，不建議使用針對較高柵極電壓而設計的常規Si MOSFET驅動器來驅動GaN器件。設計GaN轉換器時務必小心，避免因電壓尖峰或柵極振鈴而造成損壞。

若以過高的速度切換GaN FET，可能會導致開關節點出現嚴重的電壓過沖和振蕩。如上所述，這種現象主要是由電路內的寄生電感和電容引起的。此外，開關節點和柵極之間的耦合可能會引起意外的振蕩，進而觸發FET誤導通。這種意外導通可能會造成直通狀況，即高側和低側FET同時導通，產生過大的電流。此現象不僅會降低系統效率，而且會給FET帶來熱過應力和永久性損壞的嚴重風險。為了緩解這個問題，必須調整柵極信號的擺率，從而確保電路的可靠性并延長其使用壽命。

LT8418用于驅動柵極電壓介于3.85 V至5.5 V之間的GaN器件，為柵極提供了充足的安全裕度。GaN FET應盡可能靠近IC放置，以縮短柵極走線，有效降低柵極電感。此外，這款GaN驅動器具有分離柵極驅動特性，支持通過柵極電阻獨立調整導通和關斷擺率。利用此特性可以對開關行為進行精細調整，從而滿足系統要求。柵極電阻可消耗高頻振鈴的能量，從而起到抑制柵極信號振蕩的作用。應謹慎選擇柵極電阻值，以平衡開關速度、EMI性能和柵極損耗。

為了確定最優柵極電阻值，推薦做法是在諸如最大負載和最高開關電壓等最壞情況下，在試驗臺上評估柵極信號。先從較高的柵極電阻值（如3.3 Ω）開始測試，有助于抑制初始振鈴并建立一個安全基準。然后逐步降低電阻值，同時監測柵極信號上 是否出現過度振鈴、過沖或下沖。要確保柵極電壓波形在最大額定柵極電壓以下和閾值電壓以上具有足夠的安全裕度。此方法通過優化電阻值來實現可接受的信號質量和效率，同時維持足夠的抑制效果。

圖8a顯示了使用2 Ω的理想頂部柵極電阻時，降壓轉換器的一些典型波形。這些波形很干凈，沒有明顯的過沖或振鈴，表明抑制有效且開關特性得到了優化。相比之下，圖8b突出顯示了由于頂部柵極電阻(1 Ω)不足，導致頂部柵極信號出現過沖，超過6 V的安全閾值，可能會造成GaN FET損壞和EMI提高。

糟糕的測試點布局可能會引入寄生電感，導致觀測到的信號失真，產生錯誤讀數，并可能讓開發者誤判電路性能。因此，為了準確測量柵極信號，尤其是在高速切換的情況下，適當的測試點布局至關重要。

設計測試點的關鍵做法之一是使用短開爾文連接。這種方法將目標讀取信號與其他噪聲信號分離，能夠有效降低共享寄生元件的影響，并確保探頭直接在FET端子處測量實際柵極信號。

為了測量底部柵極和開關節點信號，建議使用低電容無源探頭，并讓彈簧接地引線靠近GaN FET的GND，以盡可能降低探頭物理連接的影響。頂部柵極VGS信號以開關節點為基準，因此讀取該信號較為困難。這項任務適合使用高速差分探頭。為了獲得更好的結果，此類光學差分探頭通常需要搭配專用的MMCX連接器，如圖9所示。

圖10還展示了不當的測試點設計和合理的測試點設計的波形比較。

本文重點介紹了由LT8418驅動的GaN半橋轉換器的關鍵設計實踐。例如，采用優化的PCB布局、合理的電容布置及精細調整的柵極電阻來確保電路穩健運行，使用精密測量技術來驗證電路性能等。在此基礎上，結合LT8418的先進特性，則對于要求高效率、小尺寸和熱穩定性的高頻應用，LT8418將成為理想的驅動器。