如何設計一套指令集（ISA）：從契約到實現的工程方法
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0. 引子：為何此時談 ISA 設計？
過去十年，RISC?V 的興起把“自定義指令集”的門檻大幅拉低，新的 ISA/擴展設計者暴增。然而，“一套好 ISA 的要義是什么？”幾乎沒有系統的教材可循。作者結合多次 ISA/擴展實踐，試圖給出一個面向工程的回答。
1. 三個層級：ABI、架構與微架構
編程者看到的平臺細節分三層：
ABI（應用二進制接口）：約定編譯器如何使用可見的硬件特性。可為單一編譯器私有，也可作為多編譯器互通的行業約定。
架構（Architecture）：硬件對軟件的全部保證——包括設備枚舉、終端中斷配置等機制。ISA 是架構的核心，定義了指令的編碼、語義以及操作數。
微架構（Microarchitecture）：架構的具體實現。理想狀態下，程序員不需關心微架構細節，但現實常常“泄漏”，例如 cache line 大小會影響偽共享和性能；側信道問題時，微架構尤為關鍵。
放置規則（經驗法則）：
若不同語言的做法可能各不相同，放到 ABI；
若軟件需做某種特定動作以利用微架構特性，那應放進 ISA 而不是 ABI。
過渡：明確了“契約”的層次，我們再來看 ISA 本身的邊界與定位。
2. 沒有“通用”ISA：語言與實現的雙向適配
作者的核心觀點之一：不存在“通用”ISA。一套 ISA 必須：
讓編譯器能高效地把一組源語言映射過來；
讓目標微架構能高效實現。
2.1 源語言的差異
C：大量可變狀態，弱并發模型（共享內存、鎖、小量線程）。良好的時間/空間局部性，但存在隨機訪存。
Erlang：共享?無并發模型，易擴展到海量輕量進程。
CUDA：并行模型與共享模型緊耦合，數據并行極強。
結論：你可以把任意語言編譯到任意圖靈完備目標，但體驗可能很差——不同語言族有各自的隱含假設，它們會反過來影響“什么樣的 ISA/實現更高效”。
2.2 微架構規模的差異
一個適合微控制器的小 ISA，可能非常不適合大規模亂序或海量并行加速器。例如：32 位 Arm 難以在高性能市場對抗 x86，而 x86 難以替代 Arm 在低功耗市場的地位。Arm 把 32/64 位 ISA 分設（M/A profile），各自針對“可實現的子集”調優；RISC?V 試圖從極小到極大全覆蓋——這在學術與工程上仍是開放問題。
過渡：既然“通用”不可得，現實問題就變成——為目標生態設計“穩態契約”。
3. 商業并非可分離變量：穩定 ISA 的代價
穩定的 ISA能進入正反饋：有軟件→有人買；有人買→更多軟件。但代價是：歷史包袱將長期固化到未來產品里。經典案例：486 的標志位 bug 被游戲利用以節省一條指令，Intel 在 Pentium 上不得不“把 bug 變成特性”，否則用戶會怪新 CPU 兼容性差。
對比：NVIDIA 的 GPU 指令集不公開，開發者產出 PTX 這樣的中間語言，驅動在后臺完成到“真實 ISA”的映射。因此每代 GPU 可以激進變更 ISA，而不破壞應用層兼容性。反觀 x86，必須能運行 1978 年以來的 PC 軟件。
影響：
穩定 ISA 必然限制你“過擬合微架構”的自由度；
可反復重構 ISA 的專用加速器（如 GPU/AI）可以“大膽嘗試、迅速回滾”。
4. 架構并非無關緊要：它約束了實現空間
“微架構比架構更影響性能”并不等于“架構不重要”。一套好 ISA帶來的性能差異，也許只有 10–20%；但它極大約束了可實現的微架構優化空間，且設計成本遠低于高性能微架構本身。
4.1 一個向量擴展的思考實驗
如果向量指令在內存?內存上工作（源/目的都在內存），當 a + b*c 正在流水執行時若要中斷，如何恢復一致性？要么強約束“目標不得與源別名”，要么暴露部分進度寄存器，但這又破壞流水。GPU 內核里這問題較小（通常不在內核中處理中斷），通用 CPU 則代價很大。
4.2 微碼的取舍
微碼要求“在微碼指令前/后都能立刻中斷”。簡單流水線可以接受，但會阻斷高端核心的投機執行，帶來顯著性能損失。若仍想要微碼與高性能并存，就必須采用更復雜的微碼引擎；既然投了硅資源，ISA 設計也會傾向加入更多“微碼化”指令——這就是架構選擇反向作用于微架構的例子。
過渡：下一步，分別看看“小核”和“大核”在 ISA 上“想要什么”。
5. 小核想要什么？——簡單譯碼與緊湊編碼
對單發射、順序執行的小核，若干基本面尤為關鍵：
譯碼復雜度：原始 RISC 追求簡單譯碼，因為復雜譯碼在此規模上占了大頭面積/功耗。
代碼密度：小 MCU 可能只有 10KB SRAM，指令編碼若膨脹 20%，代碼區的面積成本可能超過內核本身。因此像 Thumb?2、RISC?V C 擴展這類“可變長但易譯碼”的路線，能在不顯著增加譯碼復雜度的前提下提升代碼密度。
語言相關優化：例如 Arm 的 Jazelle DBX 直接解碼 Java 字節碼，在低內存設備（<~4MB RAM）上優于解釋器，但遜于 JIT。它只在特定語言/微架構組合下劃算，提醒我們：一種規模的優化可能是另一種規模的陷阱。
6. 大核想要什么？——降低“固定成本”，馴服分支
當核心變大，新的主導因素出現：
暗硅與加速器：摩爾還在，但 Dennard 失效。SoC 傾向加入可按需上電的專用加速器，常開組件（如寄存器重命名）反而成功耗瓶頸。
寄存器重命名的代價：Rename 邏輯經常是高端核的最大用電單元。臨時值跨基本塊存活、分支錯誤回滾，都讓 rename 寄存器占用時間拉長。
復雜尋址模式的價值：把地址計算折疊進訪存管線（如 x86?64、AArch64 的模式）可減輕 rename 壓力、避免跨迭代活躍值；即便預/后自增仍需 rename，前遞比經由重命名更省。
“少指令勝于短指令”：大核每條指令有較大固定開銷，減少指令條數常常比最短編碼更劃算。這解釋了SIMD 指令為何常見：用更長編碼換來一次做四條工作的總賬劃算。
并行譯碼與分支懲罰：固定寬度 ISA（如 AArch64 on Apple M 系列）便于并行取指/譯碼；相反，x86 的“解析器式”譯碼需要復雜的 uop cache。大核強烈偏好降低分支錯誤代價：AArch32 的“全謂詞化”對小/中核好用，但對大核過于復雜，AArch64 僅保留少數收益巨大的條件指令（如 conditional move/ select）。
7. “源語言”未必只是語言：生態啟動與仿真友好
新 ISA 的生態培育期很長。**做一個“好仿真目標”**是現實策略：AArch64/PowerPC 在設計時就把高效仿真 x86 放入目標；今日的 Rosetta 2 往往能把一條 x86?64 指令翻譯成 1–2 條 AArch64 指令。
AArch64 為何更“好翻”？
寄存器更多：能把 x86?64 的狀態完整放在寄存器里。
可選 TSO 內存模型：使其與 x86 的一致性模型對齊（Apple 支持運行時切換；RISC?V 也有 TSO 選項，但缺少動態切換擴展）。
標志位（flags）處理：大量 x86 指令會設標志位，給仿真帶來負擔。AArch64 通過 CondM 擴展改進了標志設置方式，Apple 甚至擴展了額外標志位的映射，降低翻譯成本。
RISC?V 的取舍：不設條件碼（condition codes），轉而使用“比較+分支”或把比較結果寫入寄存器再配合分支。其好處是簡化微架構，但帶來編碼密度與謂詞化擴展上的難題。
8. 純粹并不加分：把 ABI 與 ISA 的邊界放在“收益最大處”
跳轉?并?鏈接（jal）設計：RISC?V 允許任意寄存器做返回地址（link register），因此需 5 位編碼位來指明，單條 32 位指令占用了約 1% 的編碼空間。相較之下，Arm/MIPS/PowerPC 指定了固定 link register，節省了空間，也讓微架構更易針對返回預測做優化。RISC?V 試圖避免把 ABI 固化在 ISA 中，結果卻在預測行為上仍被 ABI 牽制，等于“吃了壞處沒拿到好處”。
棧指針（SP）特殊化：AArch64/x86 都有圍繞 SP 的專門指令，便于編碼優化，也方便微架構把 push/pop 的偏移累積到 rename 寄存器，再在尾部一次性更新 SP。這類優化即便 SP 只是 ABI 約定也能做，但既然 ABI 與微架構都已特殊對待它，為何不在 ISA 編碼上也利用起來？
條件移動（CMOV）：Alpha 早年的論文反對 CMOV（需寄存器額外讀端口），影響了 RISC?V 的取舍。但該論斷只在很窄的微架構區間成立：夠小的核直接“只寫不回”即可，做了重命名的大核能把 CMOV 折疊進 rename 邏輯，幾乎免費。作者在教學實踐中也看到：在簡單順序核上加入 CMOV，若干基準可達 ~20% 提升，且面積開銷極小。
9. 底線：量化與驗證優先
ISA 取舍極易被“特定規模/時代的直覺”誤導。正確方式是：
明確優化對象（語言/生態/硬件規模）；
在多種微架構模型上測量；
用數據而非“純粹性”裁決方案。新技術（如同包指令前遞）隨時可能改變過往權衡。
10. 結語：把契約寫好，把自由留給實現
ISA 是契約：決定了軟件與硬件如何握手，也限定了實現者的自由度。
沒有“通用”方案：小核、大核、加速器、不同語言族——都在拉扯同一塊“編碼/語義/微架構”毯子。
工程的答案：在 ABI/ISA 的分界處精打細算；在編碼空間里為“高價值常見路徑”讓路；在微架構上用真實工作負載度量回報。少一點純粹，多一點數據，才是一套可持續演進的 ISA。
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