臺積電在硅谷一場會議上展示了其最新芯片設計創新。臺積電與其合作伙伴借助 AI 軟件，將 AI 計算芯片的能效提升了約十倍。

這種全新設計方法將多個 chiplets 集成到統一封裝中，大幅提升了性能與能效。這一向先進芯片架構的轉型，愈發依賴基于 AI 的自動化工具——臺積電正與 EDA 領域領軍企業 Cadence 及新思科技緊密合作，開發新軟件解決方案以簡化復雜的芯片設計流程。

臺積電 3D 集成電路方法學部門副主管 Jim Chang 強調，AI 驅動工具已顯著縮短芯片設計周期：原本需兩天完成的任務，如今約 5 分鐘即可完成。在芯片架構日趨復雜、需整合多物理場仿真的當下，這種效率提升至關重要。

AI 將會給芯片設計行業帶來什么樣的改變？EDA 廠商們，與 AI 融合到哪一步了？讓 AI 來設計芯片，難道就沒有「代價」嗎？

讓我們挨個問題來看。

AI 如何「爆改」芯片設計

AI與 EDA 的融合，正從效率增強工具演變為重構芯片設計方法的驅動力。這一轉變的直接動因源于行業面臨的系統性挑戰：設計復雜度隨工藝節點演進而指數級增長，而產品交付周期卻被極限壓縮，同時工程人才缺口持續存在。在此背景下，AI 不再是可選項，而是維持設計流程可擴展性的必要技術路徑。

當前，AI 的集成主要體現在對現有工作流的增強與提效上。基于生成式 AI 和大語言模型的技術，正被用于自動化 RTL 代碼、驗證環境及相關資料（verification collateral）的生成，大幅減少了前端工程師在重復性編碼上的時間投入。在設計實現和簽核（sign-off）階段，AI 能夠高效解析時序、功耗和擁塞的日志文件，快速定位瓶頸并提出優化腳本建議，顯著加速了調試和收斂進程。這一定位為「輔助智能」的應用，其核心價值在于將工程師從低價值的手動任務中釋放，使其能更專注于架構探索、PPA（功耗、性能、面積）權衡等高階決策，從而在現有設計方法論框架內最大化生產力。

然而，業界更長遠的目標是構建自主執行設計的 AI智能體（Agentic AI）工作流。這代表著從工具輔助到流程自主的根本性范式轉移。其實現路徑是一個多層次的自動化演進過程：從初級的 AI 助手，逐步發展為能夠獨立執行特定領域任務（如物理驗證、時序收斂）的專業化智能體，最終形成一個由多個 AI 智能體協同、可自主規劃和編排的端到端設計系統。在這種工作流中，人類工程師的角色將從流程的執行者轉變為高階意圖的定義者和最終結果的審核者。

這一轉變將深刻影響設計方法學。隨著 AI 智能體接管更多的底層實現細節，設計的抽象層次得以提升，工程師可以更多地在系統級或規范級進行工作，而非沉浸在具體的實現代碼或工具命令中。相應地，對工程師的技能要求也發生變化，對特定工具腳本的精通將不再是核心競爭力，取而代之的是對系統架構的深刻理解、對設計意圖的精確表述能力，以及對 AI 系統輸出進行高效驗證和簽核的專業判斷力。

巨頭們的布局

面對 AI 技術帶來的深刻變革，各大廠商的選擇是積極擁抱。

近日，在 CadenceLIVE China 2025 中國用戶大會期間，Cadence 高級副總裁 Paul Cunningham 表示：「現在有超過 50% 的芯片設計會借助 AI智能體工具來加速產品上市時間，預計未來2年這一比例將迅速增加到超過 80%。」

據介紹，過去幾年，Cadence 完成了從「AI 輔助 EDA」到「以 EDA 為核心構建 Agentic AI」的深刻轉型。核心是 JedAI 平臺——一個貫通數據、知識與算法的 AI 底座。

在 JedAI 之上，Cadence 推出了一系列面向設計的智能應用：Cerebrus 用于強化學習優化數字設計，Virtuoso Studio 加速模擬與混合信號設計，Verisium 智能化驗證與調試，System Analysis 實現跨物理場的精確仿真。不同于拼湊式的 AI 工具集，這一體系在統一架構下形成閉環，讓 AI 不僅能提出方案，還能在真實約束下優化、驗證和執行。

2025 年第二季度，Cadence 簽單總額創下歷史新高，訂單積壓達 64 億美元。其 AI 驅動的 EDA 平臺被臺積電、三星、瑞薩等頂級企業采用，廣泛應用于 3DIC、SoC 驗證、電動汽車、航空航天、數字孿生等前沿領域。

新思科技是首批在 2021 至 2024 年間將通用 AI 能力集成到其 EDA 套件中的公司之一，至今已有數千款芯片使用 AI 增強的工具進行設計。9 月，新思科技對其半導體設計平臺進行了升級，通過在其 EDA 產品組合中全面嵌入生成式 AI 能力，旨在縮短開發周期、提高工程師生產力，并使人手不足的團隊也能夠應對復雜的設計。

新思科技已擁有一套能夠覆蓋芯片開發各個階段的 EDA 工具集，包括 IP 驗證（VSO.ai）、模擬驗證（ASO.ai）、RTL 綜合、布局規劃、布局布線（DSO.ai）、3D 集成（3DSO.ai）以及最終功能驗證（TSO.ai）。該公司還擁有數據分析工具 Design.da、Fab.da 和 Silicon.da。

現在，該公司正在其產品組合中加入 Synopsys.ai Copilot 功能——包括輔助性（Assistive）和創造性（Creative）工具——以進一步加速芯片開發。輔助性功能扮演著「助手」的角色，旨在通過簡化工具使用、自動化常規任務和減少對專家支持的依賴，幫助工程師更快、更獨立地工作。

創造性功能——目前尚處于開發早期，僅由部分客戶使用——則旨在自動生成設計和驗證內容，如 RTL 代碼、測試平臺（testbenches）和斷言（assertions），以加速開發周期并提升工程生產力。

6 月 24 日，西門子數位化工業軟件部門于 2025 年設計自動化大會上宣布，正式推出適用于 EDA 設計流程的人工智能（AI）強化工具集，并在大會期間展示 AI 技術如何助力 EDA 產業提升生產力、加快產品上市速度，協助客戶依市場需求的快速節奏探索創新機會。

西門子演示了一款專為半導體和 PCB 設計環境設計的全新 EDA AI 系統。該專用 EDA AI 系統可提供安全、先進的生成式和智能體 AI 功能，提供無與倫比的定制功能，并可在整個 EDA 工作流程中實現無縫集成。

西門子數字工業軟件公司西門子 EDA 首席執行官 Mike Ellow 表示：「我們正在戰略性地投資開發先進的工業級 AI 解決方案，這些解決方案專為應對 EDA 獨特的復雜性而設計。這些積累的專業知識構成了技術基礎，使我們的客戶能夠以前所未有的速度將突破性的半導體和 PCB 設計推向市場。西門子將徹底改變設計團隊的運營方式，開創一個將生成式和智能體 AI 功能無縫集成到 EDA 工作流程各個環節的未來。」

不只是 EDA 廠商，芯片大廠們也在積極應用 AI 工具輔助芯片的開發。

據行業消息人士稱，三星電子、SK 海力士、高通和博通正在積極地將 AI 技術應用到其移動芯片的研發過程中，并且據報目前使用的是 L1 或 L2 級別的 AI 智能體。

一位熟悉三星電子的消息人士指出：「L1 相當于半導體設計領域中的初級工程師水平，能夠在他們的工作中提供顯著的協助。」最近，更高層次的 AI 輔助功能也開始被應用于設計和制造領域，例如生成腳本（針對特定功能編寫的一組代碼）和制造配方（特定的方法）。

AI 設計芯片面臨的三大問題

然而，AI 在芯片設計中的應用，還面臨幾個根本性的瓶頸，即AI 的幻覺問題、設計結果難以驗證的問題以及缺少數據的問題。這些問題得不到解決，盲目使用 AI 可能會給行業帶來難以預料的代價。

首先，生成式 AI 的概率性本質與芯片設計所要求的確定性存在內在沖突。模型被激勵生成的是統計上最可能的結果，而非經過驗證的、符合物理規則的真實結果，這即是「幻覺」的根源。在 EDA 流程中，一個看似合理但存在細微物理或邏輯錯誤的輸出，可能直接導致流片失敗。盡管 EDA 的受限問題域能降低幻覺頻率，但風險依然存在，例如 AI 為模擬電路生成一個全新架構，在通過嚴格驗證前，無法判斷其是設計突破還是一個無法收斂的偽解。因此，任何 AI 的輸出都不能被直接采信，必須被置于行業既有的、嚴苛的「信任但需驗證」框架內，通過類似檢索增強生成（RAG）的方法進行約束和核查。

其次，AI 工具的「黑盒」特性帶來了驗證與信任的難題。芯片簽核（sign-off）建立在對工具行為可預測、可解釋的長期信任之上。工程師若無法理解 AI 為何做出特定決策，就無法在出現問題時有效調試，更無法將其用于關鍵路徑的決策。為克服這一障礙，工具需要提供決策過程的透明度，例如通過可視化收斂曲線，或生成能鏈接回設計規范的形式化模型，以證明其輸出的合理性。驗證成本是衡量 AI 工具價值的關鍵指標：其節省的設計時間必須超過審查和修復其輸出所需的時間。鑒于工程師對現有 EDA 工具的輸出尚且需要編寫自定義腳本進行二次檢查，AI 工具面臨著一個更高的信任門檻。

在《Nature Communications》上的一項研究中，普林斯頓大學和印度理工學院馬德拉斯分校的研究人員利用 AI 設計了一些「奇怪」的芯片：它們似乎工作得非常好，但是沒有人真正知道它們為什么會這么有效。

「人類無法理解它們，但它們可以工作得更好，」該研究的首席研究員、普林斯頓大學電氣和計算機工程學教授考希克·森古普塔表示。「我們正在創造出結構復雜、形狀看起來隨機的芯片，當它們與電路連接時，能夠創造出以前無法達到的性能，」森古普塔說。這些設計違背直覺，與人類思維所創造的設計截然不同。然而，它們卻能帶來顯著的性能提升。這就是 AI 設計芯片驗證難題的一個明顯例子。

最后，數據問題是制約 AI 潛力的基礎性瓶頸，它同時體現在數量和結構兩個層面。數量上，與通用編程語言相比，Verilog、TCL 等硬件設計語言的公開高質量數據集極為稀少，形成了「低資源語言」困境。這使得擁有大量專有設計數據的現有 EDA 公司和大型設計公司具有顯著優勢。然而，比數量更關鍵的是數據的結構性缺陷。多數公司的設計數據以碎片化文件形式存在，缺乏一致的元數據和依賴關系追蹤。在這種非結構化數據上訓練的 AI，其輸出必然是通用且低價值的，這反過來又加劇了幻覺和驗證的難度。通用的版本控制系統（如 Git）無法有效管理芯片設計的層級和元數據復雜性。因此，在開發更先進的 AI 模型之前，建立為半導體設計優化的、結構化的數據管理平臺，是確保 AI 輸出準確、相關和可信的先決條件。

國產 EDA，在發力了

面對引入 AI 這種「顛覆性」的行業機遇，國產 EDA 廠商自然也不能錯過。在近日舉辦的第三屆設計自動化產業峰會上，相關企業透露了它們的進展。

華為半導體 EDA 首席科學家黃宇介紹，公司正系統性地將 AI 融入 PPA 優化，例如在物理設計中采用強化學習，并在邏輯綜合中應用監督學習模型，以實現「自主設計」為最終目標。

華大九天則著眼于全流程智能生態的構建，其解決方案總監楊祖聲透露，公司正規劃「EDA 行業大模型」，并已推出 AI + EDA 生態平臺 PyAether，旨在聚合工具接口，推動行業協作與價值創新。

與此同時，廣立微電子將 AI 的應用拓展至芯片制造領域。據其 AI 總監姜輝介紹，公司正開發基于大語言模型（LLM）的新一代制造 EDA 工具。該工具旨在通過分析海量晶圓數據與設備日志，快速定位良率問題的根本原因，并支持工程師以自然語言對話的方式進行復雜數據交互，從而打通設計與制造的閉環，優化可制造性設計（DFM）。

總的來看，面對芯片設計規模與復雜度呈指數級增長的挑戰，使用 AI 來破局已成為國內外企業的共識。然而，不管是讓 AI 擔任芯片設計中的「輔助智能」，還是使其完成「自主設計」的最終目標，都還有很多問題需要解決和優化。

AI 輔助芯片設計，可以為企業節省大量的時間和金錢成本。展望未來，其甚至可以降低芯片設計行業的進入壁壘。也許有一天，一個稍加培訓的普通人也能設計出屬于自己的芯片。

那一天一定很有趣。