引言
隨著大規模超大規模可編程邏輯器件的發展，邏輯器件日益以其低廉的價格及靈活的設計方式、豐富完備的功能而廣泛應用于電子線路設計中。采用cpld可對邏輯電路功能進行綜合集成，根據需要設計最小的單元，節約系統資源，極大的減少了電路板上功能模塊及模塊間連線。同時以其靈活的設計及在線升級方式對系統進行修改升級，減少了對電路板本身的修改，提高了系統整體可靠性，節約了制版費用，縮短了設計的周期。

但可編程邏輯器件使用中還有諸多需要注意的細節，特別是對于才開始應用其進行設計的電子線路設計人員，只有把握住這些細節才能成功的進行設計。

在設計之前需要對邏輯器件進行了解，以max7000系列為例，器件管腳設置如圖1。這是將cpld器件應用于pci接口邏輯的一個示例，實現對pci接口芯片輸出的本地控制信號的譯碼及部分功能模塊的嵌入式設計。

元件除去電源部分所需管腳，剩下的大部分是i/o口，可定義為系統所需控制管腳。需要注意幾個全局信號控制腳，如gclk、oe等管腳可用于整個邏輯器件工作時序的控制，一般用于全局信號的連接。同時需要注意的是tdi、tms、tdo、tck四個管腳是與在線編程相關的程序下載管腳，必要時候也可作為通用的管腳使用。altera元件的下載線可以購買或是自行制作，資料比較完備。要實現在線編程，cpld元件部分的pcb設計時需要注意，幾個下載管腳不是懸空的，都必須進行上拉、下拉設計，電路如圖2。這點容易忽略，而導致下載軟件無法發現下層的器件，相關說明在文檔“in-system programmability”中。

控制邏輯設計

cpld的巨大優勢體現在其靈活性，可根據需要設計組合邏輯，減少了分離元件的使用，提高了系統的集成程度及可靠性。對于一般的應用采用max+plus編輯軟件就可以完成，其界面簡單，所有功能都集成于菜單中，可方便完成設計、綜合、仿真、下載的全過程。圖3為是應用74ls154對應軟核設計的pci接口譯碼電路，從而在cpld內部實現4-16譯碼。電路圖中可標明其用到的管腳，還可根據需要進行配置，以便于外部pcb設計的布線優化。

subdesign ndivide
(
clk :input;
clkoutd :output;%偶分頻輸出%
bxcountout[3..0] :output;
countaout[2..0] :output;
)
variable
%偶分頻變量%
countd[3..0] :dff;%小于16分頻器，偶
數分頻器%
clkregd :dff;
begin
%偶分頻部分%
countd[].clk=!(clk);
clkregd.d=!clkregd.q;
clkoutd=clkregd.q;

if (countd[].q==1) then%根據分頻數定，2的n+1分
頻，此處為4分頻，2分頻時clkregd.clk=!clk即可%
countd[].d=0;
else
countd[].d=countd[].q+1;
end if;
clkregd.clk=countd0.q;

end;

該程序仿真波形如圖4，實現了四分頻電路的邏輯設計、實現。

應用cpld還需注意其輸出腳狀態改變時所產生的高頻的脈沖，會對下一級器件帶來嚴峻的考驗。因此在 pcb設計中必須進行相應的處理，才能有效抑制脈沖的極值，同時保證上升沿的陡直。圖5為一脈寬調制軟核的輸出效果圖。該模塊實現精度為8位的脈寬調制，方波信號基頻為4khz，由33m的pci時鐘分頻得來。系統只應用最簡單的阻容濾波電路來降低脈沖值。

結束語

應用可編程邏輯器件，可加速開發的進程，在器件提供的方針環境中進行功能的仿真驗證，可及時發現設計中的缺陷。但是自帶的仿真器本身也并非完美，在電路設計完成后還需進行更細致的驗證。cpld的廣泛應用給電子線路設計人員有更大的發揮空間，更靈活的設計方式，極大的提高了設計效率。