一種基于FPGA的多時鐘片上網絡研究與設計
加入技術交流群
為了*估所設計的多時鐘架構的性能， 將利用所設計的路由器的VHDL 模型，模擬一個3×3Mesh 結構，在本身頻率下執行包裝產生的數據包。路由器的頻率值會在拓撲結構合成，布局和布線階段完成之后得出。對于不同的配置（資源的可用性、跨路由器的距離、bRAM/dRAM FIFO 的版本），路由器的頻率可以降低高達18％[6]。圖3 顯示了單一時鐘與多時鐘，在延時與注射速率關系中的曲線圖。在單一時鐘時，網絡的頻率為286MHz。而在多時鐘時， 頻率的范圍是從286MHz~357MHz。圖3 中，X 軸表示的注射率是在一個周期內每個節點注入flit 的數量。Y 軸曲線測量的是每個實例中數據包的平均延時。可以看出，所提出的多時鐘片上網絡相比單一時鐘片上網絡的性能顯著增加。
4 結語
本文介紹了一個基于FPGA 的高效率多時鐘的虛擬直通路由器，通過優化中央仲裁器和交叉點矩陣，以爭取較小面積和更高的性能。同時，擴展路由器運作在獨立頻率的多時鐘NoC 架構中，并在一個3×3Mesh 的架構下實驗，分析其性能特點，比較得出多時鐘片上網絡具有更高的性能。
評論