Mentor Graphics公司(Mentor Graphics Corporation)今日宣布，公司已對臺積電Reference Flow 10.0中的工具和技術進行擴展。擴展的Mentor®流程支持復雜的集成電路高級功能驗證、28nm 集成電路 netlist-to-GDSII實現、與無處不在的Calibre®物理驗證和DFM平臺更加緊密的集成和版圖感知測試故障診斷工具。此外，新推出的Mentor流程還以Mentor工具解決功能驗證、集成電路實現和集成電路測試中的低功耗設計問題。

　　“Mentor Graphics繼續擴大Reference Flow系列產品的范圍，從系統級到功能驗證、布局布線、物理驗證和硅片測試，再到提供新的解決方案，如低功耗、工藝多變性和硅片良品率分析，力爭使其覆蓋整個集成電路設計周期”，臺積電設計架構市場部高級總監莊少特表示。

　　Reference Flow 10.0 Mentor流程新增添了許多功能，包括臺積電Reference Flow中的首個Mentor實現解決方案，即Olympus-SoC™布局布線系統。對于高級的集成電路實現，Olympus-SoC系統的新功能成功解決了片上變異、28nm布線和低功耗設計問題：

• 高級階段OCV分析和優化——設置不同階段的OCV數值，幫助減少失敗率，實現更快的設計收斂。
• N28布線規則——為整個netlist-to-GDSII流程提供28nm支持，包括支持28nm transparent half-node。
• 分離式Power Domain——支持在同一電壓域設多個floor plan，以最大程度減少擁擠程度和層次化修改。
• UPF層次化低功耗自動化——為基于UPF的低功耗設計提供top-down和自bottom-up的支持，賦予設計師更多靈活性。

　　對Olympus-SoC和Calibre平臺內的DFM功能進一步擴展和集成，以解決28nm級或更高級別的工藝多變性問題

• 光刻熱點修復——利用Olympus-SoC布局布線工具自動修復Calibre LFD™檢測到的光刻熱點來提高良品率。
• 快速收斂解決金屬填充時序和ECO——Olympus-SoC系統調用Calibre CMPAnalyzer工具(配合臺積電的VCMP仿真器工作)來分析厚度變異對時序的影響。Olympus-SoC工具還支持層次化、遞增和時序驅動金屬填充流程，極大地提高了良品率，降低了失敗率。
• Cell-index感知布局——為管腳難以處理的模塊分配更多空間，降低擁擠程度，加速布線。
• 電氣DFM——集成Calibre xRC™和Calibre CMPAnalyzer產品，允許將仿真厚度信息合并到寄生參數提取結果中，以驅動精確的電路仿真。它還將統計性寄生參數信息發送給Mentor Eldo®電路仿真器，為更高效的邊角仿真和統計分析提供解決方案。

　　此外，Calibre nmDRC和Calibre nmLVS產品還支持Reference Flow 10.0封裝(SIP)設計中的2D和3D系統sign-off物理驗證。

　　Reference Flow 10.0加入了TestKompress®和YieldAssist™產品的新特性，用于更好的缺陷檢測、功耗感知測試和故障診斷：

• 嵌入式多檢測ATPG——提高橋接缺陷檢測，而不增加樣式大小或測試時間。
• 版圖感知診斷——減少錯誤的橋接/開路疑點，提高診斷精度，為有效的良品率分析建立基礎。
• 低功率ATPG——利用恒定解壓器和現有時鐘門控功耗感知控制，降低掃描測試所有階段的功耗。