時鐘域交叉與同步器（第一部分）：亞穩(wěn)態(tài)建模

• 在超大規(guī)模集成電路（VLSI）設(shè)計中，時鐘域交叉過程必然會出現(xiàn)亞穩(wěn)態(tài)現(xiàn)象。要實(shí)現(xiàn)魯棒且高可靠性的電路設(shè)計，必須對亞穩(wěn)態(tài)進(jìn)行抑制。想要掌握亞穩(wěn)態(tài)的解決方法，以及如何設(shè)計滿足指標(biāo)要求的同步器，我們需要明確其產(chǎn)生原因、影響因素，以及降低其發(fā)生概率的方式。亞穩(wěn)態(tài)與觸發(fā)器同步器為了更深入理解時序元件進(jìn)入亞穩(wěn)態(tài)的過程，以及亞穩(wěn)態(tài)的消解時長，可參考圖 1。圖 1：典型的主從鎖存器觸發(fā)器電路圖 1 為典型的主從鎖存器觸發(fā)器電路，由主鎖存器和從鎖存器組成，每個鎖存器均包含兩個級聯(lián)的反相器。在正常且正確的工作狀態(tài)下，時鐘為低
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