- 全球電子設計創新領先企業Cadence設計系統公司，今天宣布中國最大的半導體晶圓廠中芯國際集成電路制造有限公司，已經將Cadence? Silicon Realization產品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設計(DFM)以及低功耗技術的核心。以Cadence Encounter Digital Implementation System為基礎，兩家公司合作為65納米系統級芯片(SoC)設計提供了一個完整的端到端的Silicon Realiza
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中芯國際 Cadence 65納米
- Cadence 設計系統公司12月6日宣布，中國最大的半導體晶圓廠中芯國際集成電路制造有限公司已經將CadenceR Silicon Realization 產品作為其65納米參考流程4.1版本(Reference Flow 4.1)可制造性設計(DFM)以及低功耗技術的核心。以 Cadence Encounter Digital Implementation System 為基礎，兩家公司合作為65納米系統級芯片(SoC)設計提供了一個完整的端到端的 Silicon Realization 流程。
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Cadence 晶圓 可制造性設計
- 幾年前，65nm芯片設計項目已經在中國陸續開展起來。中國芯片設計企業已逐步具備65nm芯片的設計能力。同時，由于65nm與以往更大特征尺寸的設計項目確實有很大不同，因此，對一些重要環節需要產業上下游共同關注。
關注一 如何確保IP質量
雖然IP問題與65nm芯片設計并不直接相關，由于他們的一些客戶在實際設計項目中遇到的比較大的問題之一就是IP質量問題，因此應該引起業界的關注。
隨著芯片設計采用更先進的工藝技術，芯片規模越來越大，對IP的需求越來越多。
目前不同IP來源，不同代工
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Cadence 芯片 65nm
- 全球電子設計創新領先企業Cadence設計系統公司今天宣布拓展其與ARM的合作關系，為ARM處理器開發一個優化的系統實現解決方案，將實現端到端的流程，包括一個全套的可互用型工具、ARM® 處理器和實體IP、內置Linux到GDSII的方法學與服務。為了加快該解決方案的采用，Cadence將會提供完善的補充材料，如指南手冊與學習材料，包括兩本方法學參考書，并拓展服務、方法學與培訓機構的生態系統。
“軟件復雜性的不斷攀升驅使系統成本的提升，業界領先企業需要聯合起來，提供可靠而節約
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Cadence 電子設計 ARM
- 全球電子設計創新領先企業Cadence設計系統公司今天宣布，中國領先的無工廠IC設計企業國民技術股份有限公司在對Cadence® Virtuoso®、Encounter®、以及系統級封裝(SiP)技術進行了縝密的評估后，認為Cadence技術和方法學的強大組合，可幫助國民技術更好地實現在先進工藝條件下，復雜的系統級SOC的高品質設計。寄予這樣的評估國民技術選擇Cadence公司作為公司設計的EDA優選供應商，應用其EDA軟件開發安全、通信電子市場尖端的系統級芯片(SoC)。 國
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Cadence IC設計 Virtuoso Encounter
- 全球電子設計創新領導廠商Cadence設計系統公司今天宣布，支持臺灣積體電路制造股份有限公司 (以下簡稱TSMC) 模擬/混合信號(以下簡稱AMS)設計參考流程1.0版，以實現先進的28納米工藝技術。Cadence與TSMC在這項全新設計參考流程上的合作，將可協助促進高級混合信號設計的上市時間，幫助降低在設計基礎架構的多余投資，并提高投資回報率。
“與Cadence之間的合作伙伴關系，是客戶實現高級模擬/混合信號設計成功不可或缺的一環，”TSMC設計方法與服務行銷副處長T
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Cadence 28納米 混合信號
- Cadence PCB設計仿真技術提供了一個全功能的模擬仿真器，并支持數字元件幫助解決幾乎所有的設計挑戰，從高頻系統到低功耗IC設計，這個強大的仿真引擎可以容易地同各個Cadence PCB原理圖輸入工具結合，加速了上市時間
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Cadence PCB 仿真技術
- Cadence設計系統公司今天發布Cadence Open Integration Platform，該平臺能夠顯著降低SoC開發成本，提高質量并加快生產進度。Cadence Open Integration Platform是支持其新一代應用驅動式開發的EDA360愿景的一個關鍵支柱，包含公司自身及其產業鏈參與者提供的面向集成而優化的IP、全新Cadence Integration Design Environment 以及按需集成服務。Cadence混合信號(模擬與數字)設計、驗證與實現產品與解決
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Cadence SoC EDA
- 全球電子設計創新領先企業Cadence設計系統公司今天公布了第一款全集成高性能驗證計算平臺，稱為Palladium XP，它在一個統一的驗證環境中綜合了模擬(Simulation)、加速(Acceleration)與仿真(Emulation)。這種高度可擴展的Palladium XP驗證計算平臺是為了支持下一代設計而開發的，讓設計與驗證團隊能夠更快地完善他們的軟硬件環境，在更短的時間內生產出更高質量的嵌入式系統。
Cadence® Palladium® XP 最高支持20億門的設
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Cadence EDA設計 驗證計算平臺 Palladium
- 在EDA360領域的全球領先企業Cadence設計系統公司 (NASDAQ: CDNS) 今日為半導體產業奠定了新視野——這就是EDA360。在面向系統設計與開發的應用驅動式方法概述中，Cadence向半導體與電子設計自動化(EDA)社區發起了應對威脅到電子行業活力且日益嚴峻的“盈利差距”的挑戰。
EDA360于今晚在圣荷塞技術展覽館舉辦的一個展會中發布，根據其展望，系統與半導體公司正在經歷一次跳躍式轉型，這次轉型的意義極為深遠，即使最著名的公司都
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Cadence EDA3
- 全球電子設計創新領先企業Cadence設計系統公司，今日宣布海思半導體有限公司已在其高級無線與網絡芯片設計方面與Cadence加強合作。海思已經將其Cadence Encounter Digital Implementation System、Encounter Power System和Virtuoso 定制設計技術擴展應用于其先進技術節點上的低功耗與混合信號流程。海思也采用了Cadence Encounter Conformal ECO Designer應用于其工程變更單流程，幫助設計
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Cadence 混合信號
- 全球電子設計創新領先企業Cadence設計系統公司今天宣布，位于中國深圳的、無晶圓廠集成電路設計領先企業芯邦科技股份有限公司已采用Cadence Incisive Xtreme III系統來加速其RTL設計流程，并為下一代數字消費和網絡芯片提供了一個驗證流程。
芯邦是一家領先的芯片供應商，其芯片的目標應用領域有數字音視頻處理、移動存儲、網絡通信和消費電子等。 Cadence Incisive Xtreme III 系統以及Incisive Enterprise Simulator的部署，使芯邦的
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Cadence IC設計 Xtreme
- 今天宣布，中芯國際集成電路制造有限公司采用了 Cadence(R) Litho Physical Analyzer 與 Cadence Litho Electrical Analyzer，從而能夠更準確地預測壓力和光刻差異對65和45納米半導體設計性能的影響。Cadence Litho Electrical Analyzer -- 半導體行業第一個用于各大領先半導體公司從90到40納米生產中的DFM電氣解決方案 -- 與 Cadence Litho Physical Analyzer 結合，形成了一個
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中芯國際 65納米 45納米 Cadence
- 全球電子設計創新領先企業Cadence設計系統公司今天在CDNLive! Silicon Valley上推出了Cadence Incisive Enterprise Verifier (IEV)。它是一個整合式驗證解決方案，可通過形式分析和仿真引擎的雙重作用，帶來獨特和全新的功能。 IEV可幫助設計和驗證工程師發現深藏的邊角情形(corner-case)bug，能測試到單獨使用形式或仿真引擎漏掉的隱蔽的覆蓋點。 IEV通過更快建立設計和更快發現bug，可提高生產效率;通過產生更多指標提高可預測性，可促
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Cadence 仿真 IEV
- 全球電子設計創新領先企業Cadence設計系統公司宣布中國領先的無工廠半導體公司上海華虹集成電路有限責任公司(以下簡稱華虹設計)已經采用多種Cadence解決方案及服務，為中國快速發展的電子市場設計高級芯片。華虹設計之所以采用Cadence的技術，是看中其技術實力，包括可制造性設計(DFM)的低功耗與模擬/射頻產品，以及Cadence的技術支持服務的優勢。
華虹設計目前已經獲得Cadence多種產品與解決方案的使用權，包括Cadence Incisive 功能驗證、Encounter 數字IC設
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華虹 Cadence Virtuoso
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