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cadence? 文章 最新資訊

仿真加速劃時代的產品——Palladium Z1企業(yè)級仿真平臺發(fā)布

  • 　　Cadence作為全球EDA電子設計自動化領導廠商，其Palladium平臺自2001年推出以來，給眾多系統(tǒng)芯片開發(fā)商在提高設計水平、驗證以前無法實現(xiàn)的性能與擴展性方面帶來了巨大的幫助。今天，Cadence正式推出Cadence Palladium Z1企業(yè)級硬件仿真加速平臺。　　Palladium Z1：業(yè)內第一個數據中心級硬件仿真加速器　　據介紹，這是業(yè)內第一個數據中心級硬件仿真加速器，仿真處理能力是上一代產品(Palladium XP II)的5
  • 關鍵字： Cadence  Palladium   

三大新技術能否改善IC設計中的功耗、性能和面積？

  • 　　兩岸的IC設計公司在先進制程節(jié)點晶片設計和其復雜度的進展令全球半導體界矚目。于此同時，對領先EDA工具的需求也持續(xù)上升。 　　Cadence在今年上半年推出了Innovus設計實現(xiàn)系統(tǒng)，稱其為新一代的實體設計實現(xiàn)解決方案，使系統(tǒng)開發(fā)人員能夠在先進的16/14/10奈米FinFET制程以及其他成熟的制程節(jié)點上交付最佳功耗、性能和面積(PPA)指標的設計。 　　2015年10月中旬，我拜訪了Cadence位于美國矽谷的總部，與Cadence公司設計實作產品事業(yè)部的產品管理總監(jiān)Vinay Patward
  • 關鍵字： Cadence  IC設計  

Cadence中國用戶大會 CDNLive八月上海盛大召開

  • 　　全球電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司 (Cadence Design Systems, Inc.)宣布：將于8月13日(星期四)在上海浦東嘉里大酒店舉辦一年一度的中國用戶大會——CDNLive China 2015!以“聯(lián)結，分享，啟發(fā)!”為主題的CDNLive大會將集聚超過700位IC行業(yè)從業(yè)者，包括IC設計工程師、系統(tǒng)開發(fā)者與業(yè)界專家，將分享重要半導體設計領域的解決方案和成功經驗，讓參與者獲得知識、靈感與動力，并為實現(xiàn)高階半導體芯片、S
  • 關鍵字： Cadence  SoC  

下一代Cadence JasperGold 效能增15倍

  • 　　益華電腦(Cadence)推出下一代Cadence JasperGold形式驗證平臺，此新型形式驗證解決方案將Cadence Incisive形式與JasperGold技術整合為單一平臺，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統(tǒng)開發(fā)套裝(Cadence System Development Suite)后，JasperGold技術可縮短驗證時程達3個月。 　　   　　JasperGold形式(formal)與形式輔助技術整合至Cadence系統(tǒng)開發(fā)套
  • 關鍵字： Cadence  JasperGold  

Cadence推出Innovus設計實現(xiàn)系統(tǒng)周轉時間減少最高達10倍，并交付最佳品質的結果

  • 　　Cadence(Cadence Design Systems, Inc. )今天發(fā)布Cadence® Innovus™ 設計實現(xiàn)系統(tǒng)，這是新一代的物理設計實現(xiàn)解決方案，使系統(tǒng)芯片(system-on-chip，SoC)開發(fā)人員能夠在加速上市時間的同時交付最佳功耗、性能和面積(PPA)指標的的設計。Innovus設計實現(xiàn)系統(tǒng)由具備突破性優(yōu)化技術所構成的大規(guī)模的并行架構所驅動，在先進的16/14/10納米FinFET工藝制程和其他成熟的制程節(jié)點上通常能提升10%到20%的功耗、性能和面
  • 關鍵字： Cadence  SoC  

燦芯半導體運用Cadence數字設計實現(xiàn)和Signoff工具，提升了4個SoC設計項目的質量并縮短了上市時間

  • 　　Cadence今天宣布燦芯半導體(Brite Semiconductor Corporation)運用Cadence® 數字設計實現(xiàn)和signoff工具，完成了4個28nm系統(tǒng)級芯片(SoC)的設計，相比于先前的設計工具，使其產品上市時間縮短了3周。通過使用Cadence設計工具，燦芯半導體的設計項目實現(xiàn)了提升20%的性能和節(jié)省10%的功耗。 　　燦芯半導體使用Cadence Encounter® 數字設計實現(xiàn)系統(tǒng)用于物理實現(xiàn)、Cadence Voltus™ IC電源完整
  • 關鍵字： Cadence  SoC  

Cadence與海思在FinFET設計領域擴大合作

  • 　　益華電腦(Cadence Design Systems)宣布，已與通訊網路與數位媒體晶片組供應商海思半導體(HiSilicon Technologies)已經簽署合作協(xié)議，將于16奈米 FinFET 設計領域大幅擴增采用Cadence 數位與客制/類比流程，并于10奈米和7奈米制程的設計流程上密切合作。 　　海思半導體也廣泛使用Cadence數位和客制/類比驗證解決方案，并且已經取得Cadence DDR IP與Cadence 3D-IC 解決方案授權，將于矽中介層基底(silicon interp
  • 關鍵字： Cadence  海思  FinFET  

淺談PCB設計從淺到深設計

  • 　　曾經看到電腦主板的PCB的時候，心里想能自己畫出來是多么棒的一件事情。后來接觸到protel99se就步入了畫板子的隊伍，之后altium 、cadence等等。隨著畫板子的經歷積累，發(fā)現(xiàn)需要注意的事項越來越多。一塊好的PCB板子不是將連線連通就行，置于其中的故事，容我慢慢道來。 　　第一、大多數PCB的設計師都是是精通電子元器件的工作原理，知道其相互影響，更明白構成電路板輸入和輸出的各種數據傳輸標準。一個優(yōu)秀的電子產品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線的人，而后者對最終電路板的成敗起到
  • 關鍵字： PCB  altium  cadence  

Cadence IP組合和工具支持臺積電新的超低功耗平臺

  • 　　全球知名的電子設計創(chuàng)新領導者Cadence設計系統(tǒng)公司今日宣布其豐富的IP組合與數字和定制/模擬設計工具可支持臺積電全新的超低功耗(ULP)技術平臺。該ULP平臺涵蓋了提供多種省電方式的多個工藝節(jié)點，以利于最新的移動和消費電子產品的低功耗需求。 　　為加速臺積電超低功耗平臺的技術發(fā)展，Cadence將包括存儲器、接口及模擬功能的設計IP遷移到此平臺。使用Cadence TensilicaÒ數據平面處理器，客戶可以從超低功耗平臺受益于各種低功耗DSP應用，包括影像、永遠在線的語音、面部識
  • 關鍵字： Cadence  臺積電  FinFET  

Cadence為臺積電16納米FinFET+ 制程推出一系列IP組合

  • 　　全球知名的電子設計創(chuàng)新領導者Cadence設計系統(tǒng)公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。 　　目前在開發(fā)16 FF+工藝的過程中，Cadence的IP產品組合包括了在開發(fā)先進制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關鍵的內存、存儲和高速互聯(lián)標準。IP將在2014年第四季度初通過測試芯片測試。有關IP
  • 關鍵字： Cadence  臺積電  FinFET  

Cadence數字與定制/模擬工具通過臺積電16FF+制程的認證，并與臺積電合作開發(fā)10納米FinFET工藝

  • 　　全球知名電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司今日宣布，其數字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設計參考手冊(Design Rule Manual，DRM) 與SPICE認證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認證正在進行中，計劃于2014年11月實現(xiàn)。Cadence也和臺積電合作實施了16FF+ 制程定制設計參考流程的多處改進。此外，Cadence也
  • 關鍵字： Cadence  臺積電  FinFET  

臺積電采用Cadence的16納米FinFET單元庫特性分析解決方案

  • 　　全球知名電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司，今日宣布臺積電采用了Cadence®16納米FinFET單元庫特性分析解決方案。由Cadence和臺積電共同研發(fā)的單元庫分析工具設置已在臺積電網站上線，臺積電客戶可以直接下載。該設置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎，并涵蓋了臺積電標準單元的環(huán)境設置和樣品模板。 　　利用本地的Spectre API整合方案，Liberate和Spect
  • 關鍵字： Cadence  臺積電  FinFET  

cadence設計提高篇之團隊合作

  • 　　在高密度互聯(lián)技術中，PCB規(guī)模比較大，需要進行團隊合作，接下來，給大家介紹一種合作開發(fā)的方法。 　　如圖1，為我們需要合作的PCB板。 　　 ? 　　圖1 　　在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線讓另外一個同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點擊place->Design Partition，然后點擊create partition，首先劃定一塊區(qū)域。劃定區(qū)域的方法有以下幾種：Add rectangle和Add sh
  • 關鍵字： cadence  PCB  

cadence之器件原理封裝的提取

  • 　　有好幾個同事問我cadence之capture中關于保存元器件封裝的問題。 　　我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設計的基礎，封裝庫有一丁點的錯誤，可能辛苦幾個月的設計就白費了，比如：電源管腳、地管腳定義錯、地址線數據線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對比較復雜的元器件，比如FPGA、CPU，動輒上千個管腳，如果自己一個管腳一個管腳畫的話，再加上核對的時間，可能需要一周時間，并且還容易出錯。這時候拿來主義就用到了，別人成熟的封裝，調試沒
  • 關鍵字： cadence  capture  PCB  

Cadence推出Voltus-Fi定制型電源完整性方案

  • 　　8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗證部門產品營銷總監(jiān)Jerry Zhao向行業(yè)媒體具體講解了新產品的特點。 　　VoltusTM-Fi定制型電源完整性解決方案具備晶體管級的電遷移和電流電阻壓降分析技術(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認證，從而創(chuàng)建了設計收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
  • 關鍵字： Cadence  Voltus-Fi  SPICE  201409  
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