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cpld／fpga 文章 最新資訊

一個(gè)進(jìn)位保留加法陣列的HDL代碼生成器

  • 多加數(shù)的加法器是FPGA的一個(gè)比較常見的應(yīng)用。仿真對(duì)比了其三種實(shí)現(xiàn)方案的性能和所消耗資源，得出進(jìn)位保留加法陣列是首選方案。針對(duì)進(jìn)位保留加法陣列實(shí)現(xiàn)的復(fù)雜性給出了一個(gè)加法陣列的HDL代碼生成器，極大地簡(jiǎn)化了加法陣列的設(shè)計(jì)工作。
  • 關(guān)鍵字： HDL代碼生成器  加法器  FPGA  

FPGA系統(tǒng)調(diào)試問題及提高調(diào)試效率的方法

  • 本文就調(diào)試FPGA系統(tǒng)時(shí)遇到的問題及有助于提高調(diào)試效率的方法，針對(duì)Altera和Xilinx的FPGA調(diào)試提供了最新的方法和工具。
  • 關(guān)鍵字： 邏輯分析儀  測(cè)試內(nèi)核  FPGA  

基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實(shí)現(xiàn)

  • 提出了基于FPGA對(duì)IDE硬盤數(shù)據(jù)進(jìn)行AES加解密的方法。對(duì)算法進(jìn)行了改進(jìn)和優(yōu)化，以降低加解密過程對(duì)IDE硬盤數(shù)據(jù)傳輸速度的影響。
  • 關(guān)鍵字： AES加解密  IDE  FPGA  

基于計(jì)算機(jī)總線的CPLD加密電路設(shè)計(jì)

  • 隨著軟件產(chǎn)品的廣泛應(yīng)用，對(duì)軟件的知識(shí)產(chǎn)權(quán)保護(hù)也開始重要。軟件產(chǎn)品通過系列號(hào)碼加密，每一個(gè)軟件均有唯一的產(chǎn)品系列號(hào)碼。軟件產(chǎn)品配置加密電路板后，軟件產(chǎn)品和該產(chǎn)品軟件加密板同時(shí)售出，用戶在使用時(shí)一套軟件要配備一塊加密板，通過控制加密板，就可以保證軟件產(chǎn)品安全。
  • 關(guān)鍵字： 知識(shí)產(chǎn)權(quán)保護(hù)  加密電路板  CPLD  

面積優(yōu)先的分組密碼算法SMS4 IP核設(shè)計(jì)

  • 對(duì)新分組密碼算法SMS4進(jìn)行了FPGA實(shí)現(xiàn)。所設(shè)計(jì)的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實(shí)時(shí)產(chǎn)生子密鑰的密鑰擴(kuò)展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運(yùn)行模式，使解密吞吐率提高近一倍。
  • 關(guān)鍵字： 分組密碼  IP核  FPGA  

基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)

  • 介紹了應(yīng)用VHDL技術(shù)設(shè)計(jì)嵌入式全數(shù)字鎖相環(huán)路的方法。詳細(xì)敘述了其工作原理和設(shè)計(jì)思想，并用可編程邏輯器件FPGA予以實(shí)現(xiàn)。
  • 關(guān)鍵字： VHDL  數(shù)字鎖相環(huán)  FPGA  

基于FPGA和TMS320DM642的CCD圖像采集和處理系統(tǒng)硬件設(shè)計(jì)

  • 為能高速、有效、實(shí)時(shí)采集CCD視頻圖像，提出了一種實(shí)時(shí)視頻圖像采集和處理系統(tǒng)設(shè)計(jì)方案。重點(diǎn)介紹其硬件設(shè)計(jì)原理、關(guān)鍵電路的設(shè)計(jì)，其主要功能是從CCD攝像頭輸出的模擬視頻信號(hào)中提取實(shí)時(shí)圖像，數(shù)字化后送入處理器作后期圖像處理和分析。
  • 關(guān)鍵字： CCD視頻  DM642  FPGA  圖像采集  

基于CPLD的電子秤邏輯接口設(shè)計(jì)

  • 借助EDA工具軟件設(shè)計(jì)了一個(gè)邏輯控制部件，解決了CPU尋址空間不足、接口功能不全等問題。此基于CPLD的可重構(gòu)硬件數(shù)字平臺(tái)具有可移植性，使CPU對(duì)外接器件近似透明，在更換其他類型CPU后，僅做少量軟件和硬件修改即可升級(jí)成為新系統(tǒng)。
  • 關(guān)鍵字： 邏輯控制  EDA  CPLD  電子秤  

基于FPGA的線陣CCD器件驅(qū)動(dòng)器及其系統(tǒng)控制邏輯時(shí)序的設(shè)計(jì)

  • 介紹一種基于FPGA設(shè)計(jì)線陣CCD器件TCDl208AP復(fù)雜驅(qū)動(dòng)電路和整個(gè)CCD的電子系統(tǒng)控制邏輯時(shí)序的方法，并給出時(shí)序仿真波形。工程實(shí)踐結(jié)果表明，該驅(qū)動(dòng)電路結(jié)構(gòu)簡(jiǎn)單、功耗小、成本低、抗干擾能力強(qiáng)，適應(yīng)工程小型化的要求。
  • 關(guān)鍵字： 時(shí)序綜合分析  CCD  FPGA  

利用FPGA技術(shù)實(shí)現(xiàn)數(shù)字通信中的交織器和解交織器

  • 介紹用FPGA實(shí)現(xiàn)數(shù)字通信中的交、解交織器的一種比較通用的方案，詳細(xì)說明了設(shè)計(jì)中的一些問題及解決辦法。還介紹了一種實(shí)現(xiàn)FPGA中信號(hào)延時(shí)的方法。
  • 關(guān)鍵字： 數(shù)字通信  交織器  FPGA  信號(hào)延時(shí)  

基于CPLD的電池供電系統(tǒng)斷電電路的設(shè)計(jì)

  • 今天，大多數(shù)的CPLD（復(fù)雜可編程邏輯器件）都采用可減少功耗的工作模式，但當(dāng)系統(tǒng)未使用時(shí)，應(yīng)完全切斷電源以保存電池能量，從而實(shí)現(xiàn)很多設(shè)計(jì)者的終極節(jié)能目標(biāo)。描述了如何在一片CPLD 上增加幾只分立元件，實(shí)現(xiàn)一個(gè)節(jié)省電池能量的系統(tǒng)斷電電路。
  • 關(guān)鍵字： 按鍵開關(guān)矩陣  系統(tǒng)斷電電路  CPLD  

基于FPGA的小型星載非制冷紅外成像系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

  • 根據(jù)內(nèi)編隊(duì)重力場(chǎng)衛(wèi)星紅外成像工作環(huán)境的溫度要求，選取了非制冷長波紅外焦平面陣列探測(cè)器——UL 03 16 2，并在此基礎(chǔ)上進(jìn)行了系統(tǒng)的軟硬件設(shè)計(jì)。
  • 關(guān)鍵字： 非制冷紅外成像  MircoBlaze  FPGA  

FPGA低功耗設(shè)計(jì)小貼士

  • 采用FPGA進(jìn)行低功耗設(shè)計(jì)并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類型、IP核、系統(tǒng)設(shè)計(jì)、軟件算法、功耗分析工具及個(gè)人設(shè)計(jì)方法都會(huì)對(duì)產(chǎn)品功耗產(chǎn)生影響。值得注意的是，如果使用不當(dāng)，有些方法反而會(huì)增加功耗，因此必須根據(jù)實(shí)際情況選擇適當(dāng)?shù)脑O(shè)計(jì)方法。
  • 關(guān)鍵字： 功率估算  結(jié)構(gòu)設(shè)計(jì)  FPGA  

基于FPGA的高速并行Viterbi譯碼器的設(shè)計(jì)與實(shí)現(xiàn)

  • 針對(duì)319卷積編碼，提出一種Viterbi譯碼器的FPGA實(shí)現(xiàn)方案。該方案兼顧了資源消耗和譯碼效率，通過有效的時(shí)鐘和存儲(chǔ)介質(zhì)復(fù)用，實(shí)現(xiàn)了高速并行的譯碼功能，并利用Verilog語言在Xilinx ISE 6．2中進(jìn)行了建模仿真和綜合實(shí)現(xiàn)。
  • 關(guān)鍵字： 卷積編碼  Viterbi譯碼器  FPGA  

FPGA加速三維CT圖像重建

  • 針對(duì)三維圖像重建的經(jīng)典算法(FDK算法)在FPGA上的加速，提出了并行無等待流水線的實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明，該方法獲得了較高的加速比。
  • 關(guān)鍵字： 三維圖像重建  FDK算法  FPGA  
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