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ddr-sdram 文章 最新資訊

基于ARM9的USB設(shè)計與實(shí)現(xiàn)

  • USB(Universal Serial Bus)是通用串行總線的縮寫，因其具有方便易用，動態(tài)分配帶寬，容錯性優(yōu)越和高性價比等特點(diǎn)，現(xiàn)已成為計算機(jī)的主流接口。
  • 關(guān)鍵字： USB  CPU  NANDFlash  SDRAM  

基于MIMO技術(shù)的視頻緩存器設(shè)計方案

  • 隨著高速處理器的不斷發(fā)展，嵌入式系統(tǒng)應(yīng)用的領(lǐng)域越來越廣泛，高速大容量緩存器被廣泛應(yīng)用于音視頻系統(tǒng)中，然而專用的高速大容量緩存芯片價格過于昂貴，傳統(tǒng)SDRAM在帶寬上已經(jīng)逐漸無法滿足應(yīng)用.
  • 關(guān)鍵字： MIMO技術(shù)  視頻緩存器  DDR  

SDRAM控制器的設(shè)計與VHDL實(shí)現(xiàn)

  • 介紹了SDRAM的存儲體結(jié)構(gòu)、主要控制時序和基本操作命令，并且結(jié)合實(shí)際系統(tǒng)，給出了一種用FPGA實(shí)現(xiàn)的通用SDRAM控制器的方案。
  • 關(guān)鍵字： VHDL  狀態(tài)機(jī)  SDRAM  

基于CPLD的SDRAM控制器的設(shè)計

  • SDRAM的讀寫邏輯復(fù)雜，最高時鐘頻率達(dá)100 MHz以上，普通單片機(jī)無法實(shí)現(xiàn)復(fù)雜的SDRAM控制操作，復(fù)雜可編程邏輯器件CPLD具有編程方便，集成度高，速度快，價格低等優(yōu)點(diǎn)。因此選用CPLD設(shè)計SDRAM接口控制模塊，簡化主機(jī)對SDRAM的讀寫控制。通過設(shè)計基于CPLD的SDRAM控制器接口，可以在STM系列、ARM系列、STC系列等單片機(jī)和DSP等微處理器的外部連接SDRAM，增加系統(tǒng)的存儲空間。
  • 關(guān)鍵字： 刷新時序  CPLD  SDRAM  

基于FPGA的DDR內(nèi)存條的控制研究

  • 隨著數(shù)據(jù)存儲量的日益加大以及存儲速度的加快，大容量的高速存儲變得越來越重要。內(nèi)存條既能滿足大容量的存儲又能滿足讀寫速度快的要求，這樣使得對內(nèi)存條控制的應(yīng)用越來越廣泛。首先介紹了內(nèi)存條的工作原理，內(nèi)存條電路設(shè)計的注意事項(xiàng)，以及如何使用FPGA實(shí)現(xiàn)對DDR內(nèi)存條的控制，最后給出控制的仿真波形。
  • 關(guān)鍵字： DDR  內(nèi)存條  FPGA  

FPGA最小系統(tǒng)之：硬件系統(tǒng)的設(shè)計技巧

  • FPGA的硬件設(shè)計不同于DSP和ARM系統(tǒng)，比較靈活和自由。只要設(shè)計好專用管腳的電路，通用I/O的連接可以自己定義。因此，F(xiàn)PGA的電路設(shè)計中會有一些特殊的技巧可以參考。
  • 關(guān)鍵字： EP1C6Q240  Altera  EP1C12Q240  FPGA  SDRAM  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之：最小系統(tǒng)電路分析

  • FPGA的管腳主要包括：用戶I/O（User I/O）、配置管腳、電源、時鐘及特殊應(yīng)用管腳等。其中有些管腳可有多種用途，所以在設(shè)計FPGA電路之前，需要認(rèn)真的閱讀相應(yīng)FPGA的芯片手冊。
  • 關(guān)鍵字： Cyclone  Altera  Flash  FPGA  CPLD  SDRAM  FPGA最小系統(tǒng)  

FPGA最小系統(tǒng)之：最小系統(tǒng)的概念

  • FPGA最小系統(tǒng)是可以使FPGA正常工作的最簡單的系統(tǒng)。它的外圍電路盡量最少，只包括FPGA必要的控制電路。一般所說的FPGA的最小系統(tǒng)主要包括：FPGA芯片、下載電路、外部時鐘、復(fù)位電路和電源。如果需要使用NIOS II軟嵌入式處理器還要包括：SDRAM和Flash。一般以上這些組件是FPGA最小系統(tǒng)的組成部分。
  • 關(guān)鍵字： FPGA最小系統(tǒng)  Altera  NiosII  Flash  SDRAM  

基于FPGA的LCoS顯示驅(qū)動系統(tǒng)的設(shè)計與實(shí)現(xiàn)

  • 研究了硅基液晶(LCoS)場序彩色顯示驅(qū)動系統(tǒng)的設(shè)計與實(shí)現(xiàn).該系統(tǒng)以FPGA作為主控芯片,用兩片高速DDR2 SDRAM作為幀圖像存儲器.通過對圖像數(shù)據(jù)以幀為單位進(jìn)行處理,系統(tǒng)將并行輸入的紅、綠、藍(lán)數(shù)據(jù)轉(zhuǎn)換成申行輸出的紅、綠、藍(lán)單色子幀.將該驅(qū)動系統(tǒng)與投影光機(jī)配合,實(shí)現(xiàn)了分辨率為800×600的LCoS場序彩色顯示.
  • 關(guān)鍵字： 硅基液晶  DDR  FPGA  

如何玩轉(zhuǎn)DDR？要先從這五大關(guān)鍵技術(shù)下手

  • 差分時鐘是DDR的一個重要且必要的設(shè)計，但大家對CK#（CKN）的作用認(rèn)識很少，很多人理解為第二個觸發(fā)時鐘，其實(shí)它的真實(shí)作用是起到觸發(fā)時鐘校準(zhǔn)的作用。
  • 關(guān)鍵字： DDR  差分時鐘  DRAM  DDR2  

車用存儲器市場分析

  • 在“2017慕尼黑上海電子展”前夕的“汽車技術(shù)日”上，ISSI技術(shù)市場經(jīng)理田步嚴(yán)介紹了車用存儲器市場，包括：信息娛樂、ADAS、儀表總成、connectivity telematics四大類。
  • 關(guān)鍵字： 汽車  SRAM  DRAM  SDRAM  e.MMC  201704   

ARM開發(fā)步步深入之SDRAM編程示例

  • 　　實(shí)驗(yàn)?zāi)康模焊淖儭包c(diǎn)燈大法”的執(zhí)行地點(diǎn)，從NandFlash的Steppingstone轉(zhuǎn)到SDRAM中執(zhí)行，借此掌握存儲控制器的使用。　　實(shí) 驗(yàn)環(huán)境及說明：恒頤S3C2410開發(fā)板H2410。H2410核心板擴(kuò)展有64MB的SDRAM，用于設(shè)置程序堆棧和存放各種變量。SDRAM選用了兩 片三星公司的K4S561632(4M*16bit*4BANK)，兩片拼成32位數(shù)據(jù)寬度的SDRAM存儲系統(tǒng)，并映射到S3C2410的 SROM/SDRAM的BANK6，地址范圍是0x300
  • 關(guān)鍵字： ARM  SDRAM  

[ARM筆記]存儲控制器的寄存器使用方法

  • 　　存儲器共有13個寄存器，BANK0~BANK5只需要設(shè)置BWSCON和BANKCONx(x為0~5)兩個寄存器;BANK6、BANK7外接SDRAM時，除了BWSCON和BANKCONx(x為6、7)外，還要設(shè)置REFRESH、BANKSIZE、MRSRB6、MRSRB7等4個寄存器。下面分類說明(“[y:x]”表示占據(jù)了寄存器的位x、x+1、……、y)： 　　1. 位寬和等待控制寄存器BWSCON(Bus Width & Wait Sta
  • 關(guān)鍵字： ARM  SDRAM  

利用新一代虛擬探測功能實(shí)現(xiàn)DDR等信號去嵌測試

  • 一、內(nèi)存測試中的難點(diǎn)內(nèi)存廣泛應(yīng)用于各類電子產(chǎn)品中，內(nèi)存測試也是產(chǎn)品測試中的熱點(diǎn)和難點(diǎn)。內(nèi)存測試中最為關(guān)鍵的測試項(xiàng)目為DQ/DQS/CLK之間的時序關(guān)系。JEDEC規(guī)范規(guī)定測量這幾個信號之間的時序時測試點(diǎn)需要選擇在靠
  • 關(guān)鍵字： 虛擬探測  DDR  信號去嵌測試  

基于FPGA的視頻圖像畫面分割器設(shè)計

  • 摘要：為了解決在一個屏幕上收看多個信號源的問題，對基于FPGA技術(shù)的視頻圖像畫面分割器進(jìn)行了研究。研究的主要特色在于構(gòu)建了以FPGA為核心器件的視頻畫面分割的硬件平臺，首先，將DVI視頻信號，經(jīng)視頻解碼芯片轉(zhuǎn)換為
  • 關(guān)鍵字： FPGA  DDR2 SDRAM  視頻提取  圖像合成  
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