- 激光雷達的發射波及回波信號經光電器件轉換形成的電信號具有脈寬窄，幅度低，背景噪聲大等特點，對其進行低速數據采集存在數據精度不高等問題。同時，A／D轉換器與數字信號處理器直接連接會導致數據傳輸不及時，影響系統可靠性、實時性。針對激光雷達回撥信號，提出基于FPGA與DSP的高速數據采集系統，利用FPGA內部的異步FIFO和DCM實現A／D轉換器與DSP的高速外部存儲接口(EMIF)之間的數據傳輸。介紹了ADC外圍電路、工作時序以及DSP的EMIF的設置參數，并對異步FIFO數據讀寫進行仿真，結合硬件結構詳細地
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FPGA DSP 雷達 高速數據
- 為進行高精度信號源的設計，同時降低設計成本，以Cyclone II系列低端FPGA為核心，利用直接頻率合成技術，對正弦信號等數據進行1／4周期壓縮存儲到ROM中，在外部時鐘頻率為50 MHz，實現了正弦信號源的設計，同時，實現三角波、鋸齒波、矩形脈沖及2-ASK、2-PSK和2-FSK等數字調制信號，系統還具有掃頻、指定波形次數等功能。仿真結果表明，信號源精度高，頻率調整步進可達0．034 92 Hz，頻率范圍為0．034 92 Hz～9．375 MHz，制作成本低，功能豐富。
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DDFS FPGA 高精度 信號源
- 摘 要: 針對電視制式PAL /NTSC 信號輸出VGA 顯示格式的解決辦法，詳細講述了基于FPGA 視頻格式轉換系統的設計實現。采用Cyclone Ⅲ系列的EP3C1*84C6作為核心處理器件，實現了NTSC /PAL制式視頻的解碼、色空間轉換(
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系統 設計 轉換 格式 FPGA 視頻 基于
- 摘 要：文章中提出了一種應用于FPGA 的嵌入式可配置雙端口的塊存儲器。該存儲器包括與其他電路的布線接口、可配置邏輯、可配置譯碼、高速讀寫電路。在編程狀態下，可對所有存儲單元進行清零，且編程后為兩端口獨
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FPGA SRAM 嵌入式
- 1 設計要求 設計并制作一個數字化語音存儲與回放系統，其示意圖如圖1所示。
圖1 數字化語音存儲與回放系統示意圖 (1)放大器1的增益為46dB，放大器2的增益為40dB，增益均可調； (2)帶通濾波器：通帶為30
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FPGA 語音存儲 回放 系統設計
- 摘 要：為了取代傳統利用單片機驅動微型打印機，使用Alt era 公司的FPGA 芯片EP3C25Q240C8N 設計驅動打印機的硬件控制電路，并正確控制微型打印機的工作時序。軟件使用硬件描述語言VH DL 實現對微型打印機的時序控
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FPGA VHDL 微型打印機 驅動設計
- 在便攜式數字衛星通信系統中，為了擴大傳輸容量和提高傳輸效率，滿足同時傳輸幾種業務的需求，通常采用時分復用的方法，將若干個低速數字碼流按一定格式合并成一個高速數據碼流，以便在一條信道中傳輸，使各個業務信
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FPGA 衛星 便攜 數字復接器
- 摘要：提出了基于電路分割技術實現通信系統發送端根升余弦波形成形濾波器查表法的FPGA結構，節省了ROM單元，討論了其ROM初始化時形波數據的組織方法，完成了該結構的VHDL實現，給出了該設計在Modelsim環境下的時序仿
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FPGA 脈沖 成形濾波器
- SoC FPGA上的策略考慮,引言 集成了 FPGA 架構、硬核 CPU 子系統以及其他硬核 IP 的半導體器件 SoC FPGA 已經發展到了一個“關鍵點”，它在今后十年中會得到廣泛應用，為系統設計人員提供更多的選擇。對于在 FPGA 上開發的系統
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考慮 策略 FPGA SoC
- PLD/FPGA硬件語言設計verilog HDL,HDL概述 隨著EDA技術的發展，使用硬件語言設計PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發展的較早，語法嚴格;而Verilog HDL是在C語言的基礎上發展起來的一種硬
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verilog HDL 設計 語言 硬件 PLD/FPGA
- 基于DSP+FPGA的紅外圖像小目標檢測系統設計,研究單幀紅外圖像小目標的檢測問題。對傳統基于數學形態學的Top-hat算子進行分析和實驗，并利用一種最大類間方差方法確定分割閾值，進行圖像分割和目標檢測。在Matlab仿真中發現，這種方法能夠在一定程度上提高單幀圖像目標檢測的成功率，并且在一定程度上能夠適應不同環境的需要，在實際應用中具有一定的魯棒性。同時描述一種基于DSP+FPGA的紅外圖像處理系統，該結構在一定程度上可滿足實時性和靈活性的要求，具有很強的通用性和可擴展性。介紹了該系統的總體結構，并且給
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目標 檢測系統 設計 圖像 紅外 DSP FPGA 基于
- 實際上，推動某項或幾項技術發展方向的真正動力是市場與技術的綜合因素，技術本身或內在的發展慣性并不是最重要的，或者說并非唯一決定性因素。
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FPGA DSP
- Altera公司日前宣布，開始提供業界第一款集成增強前向糾錯(EFEC) IP內核，該內核針對高性能Stratix IV和Stratix V系列FPGA進行了優化。EFEC7和EFEC20是Altera Newfoundland技術中心 (以前的Avalon Microelectronics) 開發的多維IP內核，專門面向城域和長距離光傳送網(OTN)等100G應用而設計?！?/li>
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Altera FPGA
- 隨著軟件無線電技術和FPGA、DSP、AD 等技術的高速發展，數字接收機的應用日益廣泛。為了擴大數字接收機的ADC 動態范圍，廣泛采用了自動增益控制(AGC) ，使接收機的增益隨著信號的強弱進行調整，其性能的好壞直接
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FPGA AGC 動態 數控
- 本文給出的視頻采集和顯示模塊在設計時，選取分辨率為768times;494像素的NTSC制式， 并選用輸出像素為640times;480的CCD攝像頭； FPGA選取Altera CyclONeⅡ系列Ep2c35F672c36 (內含35000個邏輯單元)； 主動串行配
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FPGA 視頻采集 顯示模塊
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