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fpga-pwm 文章 最新資訊

Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)

  •   Altium和Aldec日前簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。   該協(xié)議的簽署使進行FPGA(現(xiàn)場可編程門陣列)設(shè)計的電子產(chǎn)品設(shè)計師們?nèi)缁⑻硪恚瑯I(yè)內(nèi)領(lǐng)先的Aldec VHDL及Verilog仿真功能實現(xiàn)了無縫集成,與Altium Designer軟件融為一體。電子產(chǎn)品設(shè)計師們可以在Altium電子產(chǎn)品設(shè)計統(tǒng)一架構(gòu)中使用久經(jīng)考驗的Aldec仿真技術(shù)。   Altium首席執(zhí)行官Nick Martin表示:“多年來,Alti
  • 關(guān)鍵字: Altium  FPGA  Designer  

基于CycloneII和MSP430的網(wǎng)絡(luò)數(shù)據(jù)加密實現(xiàn)

基于NiosII的視頻采集與DVI成像研究及實現(xiàn)

  • 摘要:采用FPGA作為視頻采集控制和圖像處理芯片,配置NiosII軟核,在FPGA片內(nèi)完成圖像處理和圖像顯示控制,...
  • 關(guān)鍵字: FPGA  NiosII  DVI  圖像采集  

基于FPGA實現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)

  • 主要介紹基于FPGA實現(xiàn)多路模擬信號自適應(yīng)采集系統(tǒng)的設(shè)計。該系統(tǒng)主要包括軟件和硬件兩部分:硬件主要采用FPGA芯片,AD7982-1,ADG406和運放AD824來搭建硬件平臺;軟件包括FPGA程序和事后數(shù)據(jù)處理程序。系統(tǒng)采用動態(tài)8位量化方式克服了固定8位量化對信號采集精度的影響,目前已成功用于產(chǎn)品中。
  • 關(guān)鍵字: FPGA  多路  采集系統(tǒng)  模擬信號    

步進電壓準(zhǔn)確的PWM基準(zhǔn)電壓發(fā)生電路

  • 電路的功能這種PWM式的D-A轉(zhuǎn)換器,數(shù)據(jù)范圍為0~255(8位二進制),因此能以10MV為一步,產(chǎn)生0~2.55V的電壓另外通過改變電阻R2可使?jié)M量程電壓在10V以內(nèi)隨意設(shè)定。電壓變化取決于脈沖占空比,因此,只要基準(zhǔn)電壓穩(wěn)定,
  • 關(guān)鍵字: 電壓  發(fā)生  電路  基準(zhǔn)  PWM  準(zhǔn)確  步進  

低碼率語音編碼MELP聲碼器的SOPC實現(xiàn)

  • 摘要:討論了低碼率語音編碼MELP的編解碼過程,有效降低了語音編碼碼率并能使說話者個人語音特征減弱,特...
  • 關(guān)鍵字: SOPC  MELP  語音編碼  FPGA  NiosII  

SignalTapII ELA的FPGA在線調(diào)試技術(shù)

  • 通過對FPGA內(nèi)部信號的捕獲測試,可以實現(xiàn)對系統(tǒng)設(shè)計缺陷的實時分析和修正。與外部測試設(shè)備相比,可以總結(jié)出SignalTapII ELA的幾點優(yōu)越性:不占用額外的I/O引腳,不占用PCB上的空間,不破壞信號的時序和完整性,不需額外費用;從多方面證實,該測試手段可以減少調(diào)試時間,縮短設(shè)計周期。
  • 關(guān)鍵字: SignalTapII  FPGA  ELA  在線調(diào)試    

誰會在代工投資“盛宴”中缺席?

  •   在前3年之前全球代工總是在看前4大的動向,包括臺積電、聯(lián)電、中芯國際及特許。然而,臺積電一家獨大,聯(lián)電居老二似乎也相安無事。   自AMD分出Globalfoundries,及ATIC又兼并特許,再把Globalfoundries與特許合并在一起。表面上看少了一個特許,實際上由于Globalfoundries在其金主支持下積極建新廠,在代工業(yè)界引發(fā)了波浪,至少誰將成為老二成為話題。   加上存儲器大享三星近期開始投資代工,放言要接高通的手機芯片訂單;加上fabless大廠Xilinx改變策略,把2
  • 關(guān)鍵字: 臺積電  FPGA  28nm  

基于FPGA的RS485接口誤碼測試儀的設(shè)計和實現(xiàn)

  • 介紹了一種基于FPGA的誤碼測試儀的設(shè)計原理、實現(xiàn)過程及調(diào)試經(jīng)驗。該誤碼測試系統(tǒng)使用RS485接口,具有原理簡單、接口獨特、功能豐富等特點,系統(tǒng)具有較好的可擴展性。
  • 關(guān)鍵字: FPGA  485  RS  接口    

子帶分解的自適應(yīng)濾波器的FPGA實現(xiàn)

  • 基于子帶分解的自適應(yīng)濾波器在提高收斂性能的同時又可以節(jié)省一定的計算量。采用Altera公司的仿真軟件Altera DSP Builder和QuartusⅡ7.2進行子帶分解的NLMS算法的自適應(yīng)濾波器現(xiàn)場可編程門陣列設(shè)計,利用Simulink和ModelSim對設(shè)計方案進行了模型仿真和功能仿真,達到較好的效果。
  • 關(guān)鍵字: FPGA  分解  自適應(yīng)濾波器    

常用FPGA/CPLD四種設(shè)計技巧

  • 常用FPGA/CPLD四種設(shè)計技巧,FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題,本文僅介紹一些常用的設(shè)計思想與技巧,包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意,如果能有意識地利用這些原則指導(dǎo)日
  • 關(guān)鍵字: 技巧  設(shè)計  FPGA/CPLD  常用  

AEMB軟核處理器的SoC系統(tǒng)驗證平臺的構(gòu)建

  • SoC芯片的規(guī)模一般遠大于普通的ASIC,同時深亞微米工藝帶來的設(shè)計困難等使得SoC設(shè)計的復(fù)雜度大大提高。仿...
  • 關(guān)鍵字: FPGA  SoC  系統(tǒng)驗證平臺  AEMB  軟核處理器  

基于FPGA的RS485接口誤碼測試儀的設(shè)計

  • 摘要:介紹了一種基于FPGA的誤碼測試儀的設(shè)計原理、實現(xiàn)過程及調(diào)試經(jīng)驗。該誤碼測試系統(tǒng)使用RS485接口...
  • 關(guān)鍵字: FPGA  RS485  誤碼測試儀  

采用NE5560使電路簡化的PWM直流伺服電路

  • 電路的功能線性驅(qū)動直流伺服電機時,如輸出晶體管的功率下降,發(fā)熱量就會增加。大功率條件下,大多采用象本電路那樣的脈沖調(diào)幅驅(qū)動方式。通過晶體管的開關(guān)切換作用來提高功率控制發(fā)熱。PWM電路也可采用分立元件組成。
  • 關(guān)鍵字: 5560  PWM  電路  NE    

可在1%~99%范圍內(nèi)數(shù)字式設(shè)定占空比的高精度PWM波

  • 電路的功能關(guān)于PWM波的產(chǎn)生,采用最多的方法是用電壓比較器把要調(diào)制的信號與線性好的三角波進行比較。本電路可用數(shù)字據(jù)以1%為1檔在1%~99%范圍內(nèi)準(zhǔn)確無誤而穩(wěn)定地控制占空比。因此,它可用作校準(zhǔn)、調(diào)整PWM解調(diào)電路或作
  • 關(guān)鍵字: PWM  99  數(shù)字式  設(shè)定    
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