3 FIR濾波器的FPGA實現
按照第2節所描述的第三種優化方法實現常數乘法器，乘法器輸出以后按照圖4所示的濾波器結構，通過流水線技術的加法器可以實現高效的濾波器。值得注意的是：在乘法器輸出的時候需要對輸出的數據進行一位擴展，可以避免加法器的溢出問題。
為了有效地利用資源，先通過多路復用器將輸入的序列復選出來，這樣所有常數乘法器可以共用一個多路復用器，然后通過ROM查表方法實現常數乘法器。優化后的原理結構如5所示。

4 FIR濾波器的電路設計與仿真結果
在數字濾波器設計時，首先根據濾波器的頻率特性，選定濾波器的長度和每一節的系數。就目前的設計手段而言，對節數和系數的計算可以采用等波動REMEZ逼近算法編程計算。但是，目前最好的方法還是使用使用的EDA軟件來完成。在選擇了設計方法和設計要求后，計算出各節系數，并以圖形的直觀形式顯示幅頻、相頻、沖激響應和零極點圖。
圖6是一個采用等波動設計方法生成的均方根升余弦（RRC）FIR濾波器的頻域特性。其中，滾降系數為0.35，輸入數據率是2.048MHz。
由于在數字濾波器中，各節系數字長有限，所以還要對計算出來的實系數進行量化處理，即浮點數向定點數轉換。系數量化后的頻域特性如圖7所示，量化字長為12。

比較圖6與圖7，不難看出，系數在量化前后的頻域特性是不同的，量化帶來了頻域特性的惡化。在驗證了量化后的頻域特性滿足設計要求和系數的有效性之后，就可以進行FPGA電路的設計。
筆者采用流水線技術，根據得到的濾波器系數用VHDL語言編寫了濾波器程序。為了充分利用FPGA中四輸入查找表的電路結構，一般采用每8節為濾波器的一個基本單元。設計中通過采用流水線技術提高速度，對于更多階數濾波器的設計，可以采用擴展的方法來實現。仿真結果如圖8所示。

本文介紹了并行高效數字濾波器的設計方法，給出了電路的仿真結果。利用VHDL語言，采用可重復配置的FPGA，降低了設計成本，提高了系統的適用性。由于FIR濾波器的系數是常數，可以保存在ROM中，在運算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時，節省了運算時間。