基于雙核Nios II系統的數字預失真器設計
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在現代無線通信系統中，功率放大器(PA)是整個發射機中最為關鍵的部件之一。然而，PA固有的非線性特性會對通信質量造成嚴重影響。數字預失真技術作為一種高效的功放線性化方法，近年來得到了廣泛重視和研究[1-4].傳統的數字預失真器一般采用FPGA+DSP的方案，結構較為復雜，成本較高。本文在FPGA芯片中構建了SoPC系統，設計了一個自適應數字預失真器(DPD)，它具有集成度高、成本低等優點。同時，采用并行RLS算法提取DPD模型參數，降低了傳統RLS預失真算法的復雜度。采用雙核Nios II并行操作，提升了硬件處理速度，保證了預失真處理的實時性和敏捷性。
本文引用地址：http://cqxgywz.com/article/189694.htm1 DPD多查找結構
本文采用記憶多項式模型[5]作為DPD的行為模型，表示為：
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