圖3

　　黃色：clk00 綠色：clk2x(2倍頻時鐘)

　　圖4

　　黃色：clk00 綠色：clk90(90度相移)　　

　　圖5

　　黃色：clk00 綠色：clk180(180度相移)

　　圖6

　　圖7

　　對于時鐘偏斜的改善也是顯而易見的，原先的clock path skew/delay(也即clock network latency)一般在1到2ns，現在都在-0.5ns到0ns。至于為什么這個skew值可以是負值呢?特權同學看了很多資料，都只是輕描淡寫的說DLL是通過外部的反饋時鐘，然后調節內部的延時實現最終的skew的減小。從clock skew的定義來看，時鐘從輸入到各個寄存器的延時不可能是負數的，惟一的可能是經過DLL后的時鐘被整個的延時了大約1個時鐘周期，從而達到下一個時鐘沿和上一個時鐘沿對齊的效果，那么這個clock skew為負值就不難解釋了。

　　特權同學也特意從上電開始捕獲了DLL輸出時鐘(引到了輸出PAD上，這個延時也不小)，和時鐘的輸入(FPGA的輸入PAD)做了對比。發現確確實實有那么一個相位的調整過程。而且這個相位的調整是在DLL輸出開始時，輸出時鐘滯后輸入時鐘將近270度，如圖9所示;圖10捕獲到了更為明顯的相位調整，即從中線左側到右側的變化。正常穩定后的輸出如圖11和圖12所示，相位依然滯后而不是負值那是因為我所捕獲的這個輸出時鐘是拉到了PAD上的緣故，延時大了一些也在所難免。綠色為輸入時鐘，黃色為DLL輸出時鐘引到PAD上?！　?/span>

　　圖8 上電的整體信號捕獲

　　圖9 產生DLL輸出時鐘