FPGA設計中仿真技術解決故障的方法
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仿真解決故障的方法
通過對這個異步FIFO問題的解決，可以證明這種通過所抓信號建立bug存在條件，定位、清除bug的方法是可行的。步驟如下：
圖3 SignalTap II LiST File界面
①將bug出現時SignalTap抓的信號保存成文檔文件
Quartus II 平臺用SignalTap抓到信號的界面如圖2所示。
在信號名稱上單擊右鍵，選擇圖2所示Create SignalTap II List File選項，生成如圖3格式界面。
圖3中界面上半部分顯示的是list對信號個數及信號名的描述，下半部分是采樣點所對應的信號值，帶h的表示是十六進制數值。
將list file另存為文本格式文件即可，如圖4所示。
圖4 “另存為”選項界面
此后可以把這個文本文件中無用的描述刪掉，只留SignalTap抓出來的數據（空格、h等符號也要刪掉），另存為.dat文件供仿真使用。
有了故障出現時的輸入數據，我們就可以在仿真環境下構建故障出現的條件。
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