1 引言
大多數非FPGA類型的、高密度IC(如CPU)對去耦電容都有非常明確的要求。由于這些器件僅為執行特定的任務而設計，所以其電源電流需求是固定的，僅在一定范圍內有所波動。

然而，FPGA不具備這種屬性。對于一個設計好的FPGA系統平臺，在綜合時，可以按設計需要的頻率，跨越多個時鐘域，運行幾乎無限多的應用。由于無法確知一個新的FPGA設計的瞬態電流的變化情況，在設計FP-GA系統硬件平臺的電源分配系統時，唯一的選擇就是采用保守的最壞情況設計法。

在低噪聲或高功率情況下，電源去耦網絡必須根據瞬態電流的需求準確地度身定制，否則，接地反彈和電源噪聲將超出FPGA的電平限值。高速電路的性能很大程度取決于電源分配系統能否提供穩定、安靜的電源電壓和電流。憑經驗的設計電容去耦網絡，經常造成欠設計(引起EMI和穩定性問題)或過設計(增加系統的成本和復雜度)。因此，在設計系統平臺時，利用電源完整性仿真軟件，對去耦網絡以及電源、地平面對(Power-Ground Plane pair)進行仿真，通過修正電容數量和額定值，調整電容的布局，可以很好地避免欠設計或過設計，使系統目標阻抗滿足要求。本文以基于Xilinx公司的Virtex-4芯片的IC驗證平臺為例，介紹了電源完整性仿真分析方法在電源分配系統中的應用。

2 FPGA平臺的電平及要求

系統采用的FPGA是V4XC4VLX160-FF1513，具有16個I／O Bank。FPGA所使用的電源有：Vc-CINT、VCCO、VCCAUX以及VREF。每個I／O可以支持的電平有：1.2V、1.5V、1.8V、2.5V以及3.3v。由VCCO來決定所在Bank I／O的電平標準。從芯片的用戶手冊可以獲得SSO(Simultaneous Switching Out-put，同步開關輸出)限定信息(見表1、表2)，來確定該器件所使用的VCCO管腳數量。

在本文設計了5.0V、數字3.3V、數字2.5V、數字1.8V、數字1.2V五個電源分配系統。如下以數字3.3V為例，介紹采用Cadence公司的PCB PI軟件的仿真分析方法。