整幀圖像輸出需要128個時鐘周期。隨后將1。5通道合并成一路50 bit數據：6～10通道合并成一路50 bit數據，分別緩存在兩個數據FIF0中．每個FIFO的容量為128 KxS0bit．并將上述兩路信號傳輸給FPGA進行并．并轉換，最后輸m一路10 bit并行圖像數據。
2．2．2 FIFO讀寫控制
由于M’F9M413每個時鐘周期可同時輸出100位數據，必須經過FPGA并。并轉換。轉換成10位數據供LV：DS數據采集卡使用。為了避免丟失高速數據，必須在中間加入數據緩存器。該系統設計選用兩片128 KxS0 bit的FIFO。它是一種高速、低功耗的先入先出型緩存器。
2．2．3 基于VHDL硬件電路的實現
VHDL硬件描述語言支持自上而下的設計方法。根據自上而下的設計方法，確定輸入／輸出信號，同時根據時序劃分功能模塊，然后把所有的輸入／輸出信號分配到各個功能模塊中，每個功能模塊分別進行VHDL設計輸入、功能仿真、后仿真。在各個功能模塊實現各自功能后，例化到頂層設計中，完成頂層的VHDL設計輸入、功能仿真、綜合、后仿真。直至達到設計要求。部分VHDL硬件捕述如圖4所示，其中R1是幀計數，R2是行計數。總曝光時間的計算公式如下：總曝光時間=Rl×行周期×l 024+(1 023一R2)×行周期。

3 結語
該系統沒計根據CMOS的時序要求．經仿真調試能夠產生相應的驅動脈沖和偏置電壓，并通過遙控數據的注入，實現了曝光時間的可調控制。