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基于NIOS Ⅱ處理器的數字信號解碼器設計

作者：時間：2017-06-05 來源：網絡

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介紹了一種基于NIOS Ⅱ實現數字信號解碼器的方法，該系統由FPGA 和相應接口電路組成，將NIOS Ⅱ嵌入式軟核CPU 集成到FPGA 中構成片上系統( SOC) ，可以將串行輸入的不歸零PCM 碼轉換為可分析的8 位并行碼，并通過上位機軟件顯示解碼結果。

基于NIOS_的解碼器設計與實現.pdf

本文引用地址：http://cqxgywz.com/article/201706/349028.htm

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關鍵詞： 數字信號解碼器 嵌入式軟核CPU FPGA

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