隨著 ChatGPT 等人工智能應用的爆發式增長，全球對算力的需求正以指數級態勢攀升。然而，人工智能的發展不僅依賴于性能強勁的計算芯片，更離不開高性能內存的協同配合。

傳統內存已難以滿足 AI 芯片對數據傳輸速度的要求，而高帶寬內存（HBM）憑借創新的堆疊設計，成功攻克了帶寬瓶頸、功耗過高以及容量限制這三大關鍵難題，為 AI 應用的高效運行提供了重要支撐。

但如今，傳統 HBM 已經受限，3D DRAM 能夠提供更高帶寬。同時還能進一步優化功耗表現，全球的存儲廠商也普遍將 3D DRAM 視為下一代內存技術突破帶寬瓶頸的關鍵方向。

3D DRAM：下一代 DRAM 存儲技術

在傳統平面 DRAM 制程微縮逐漸逼近物理極限的當下，3D DRAM 應運而生，成為了 DRAM 存儲技術發展的新方向。

傳統 DRAM 的存儲單元采用平坦化設計，這一結構極大地限制了存儲密度的提升。而 3D DRAM 通過垂直堆疊存儲層的創新方式，能夠在相同的空間占用范圍內集成更多的存儲單元，從而在不增加芯片面積的前提下，顯著提高存儲容量。

隨著 DRAM 制程工藝的不斷縮小，電流泄漏、信號干擾等問題愈發嚴重，尤其是 16nm 以下的 DRAM 制造，面臨著巨大的技術挑戰。3D DRAM 借助垂直堆疊存儲單元的獨特架構，實現了對有限面積的高效利用，有效緩解了制程微縮帶來的困境。

需要特別注意的是，HBM 屬于堆疊芯片存儲器，與 3D NAND 閃存這類單片芯片存在本質區別。若能在 HBM 架構中應用單片 3D DRAM 芯片，將有望為存儲性能帶來立竿見影的提升。

4F2 結構是關鍵突破口，行業巨頭爭相布局

頭部 DRAM 廠商持續推進 DRAM 制程的升級，但在平面結構下，制程的進一步縮小已接近極限，此時 3D DRAM 的出現成為了突破瓶頸的關鍵。要實現對有限面積的高效利用，存儲單元布局必須打破傳統的水平排列模式，其核心發展路徑主要分為兩類：一是將存儲單元結構垂直化，以大幅壓縮空間占用；二是借鑒建筑領域的堆疊邏輯，實現存儲單元陣列的立體排布。

4F2 結構作為存儲單元垂直化的關鍵技術方案，通過將傳統水平分布的源極、柵極與漏極轉化為垂直層級結構，使單個存儲單元的面積縮減約三分之一，為 DRAM 的高密度集成奠定了堅實基礎。

4F2 以最小特征尺寸 F 來描述存儲單元面積，這一表述方式與標準邏輯單元高度（如「6T 單元」）的軌道度量類似。在 DRAM 中，最小特征尺寸通常指字線或位線的寬度，或是它們之間的間距。4F2 作為一種簡潔的存儲單元布局密度表示方法，便于不同技術方案之間的比較。理論上，4F2 單元的尺寸僅為 6F2 單元的三分之二，這意味著在不縮小最小特征尺寸的情況下，存儲密度有望提高 30%。不過需要注意的是，存儲密度的擴展并非僅受單元布局影響，還受到其他多種因素的制約，因此實際應用中密度提升幅度可能會低于理想狀態下的 30%。

4F2 單元是單個位單元的理論極限。要理解這一點，需明確特征尺寸既可以指線寬，也可以指線與線之間的間距（即半間距）。在線寬與間距組成的圖案中，間距實際為 2F 而非 F，由此可見，單個位單元可能達到的最小尺寸為 4F2，而非單純的 F2。這也就意味著，一旦實現 4F2 架構，DRAM 在水平方向上的擴展，就只能依賴于縮小最小特征尺寸 F 本身。但就目前的技術發展情況而言，縮小 F 的難度正迅速增大，甚至在未來可能完全不具備可行性。

在 4F2 技術架構的研發方面，行業巨頭紛紛發力。三星正在積極開發垂直通道晶體管（VCT）DRAM，SK 海力士則全力推進垂直柵極（VG）DRAM，兩者均以 4F2 為核心技術架構。美光公司的 NVDRAM（其中 NV 代表非易失性）于 2023 年在國際電子器件會議（IEDM）上首次亮相，在 2025 年的超大規模集成電路研討會（VLSI 2025）上再次引發關注。這款 NVDRAM 采用 4F2 架構，結合了釕字線和 CMOS 底層陣列的鐵電（HZO）DRAM 技術，展現出了獨特的技術優勢。

除了傳統芯片巨頭，新興企業也在 3D DRAM 領域積極探索。NEO Semiconductor 公司宣布推出一項全新技術，旨在徹底改變當前 DRAM 存儲器的發展格局。該公司推出了兩款全新的 3D X-DRAM 單元設計，分別為 1T1C（單晶體管單電容）和 3T0C（三晶體管零電容）。按照計劃，NEO Semiconductor 預計于 2026 年生產出 3D X-DRAM 的概念驗證測試芯片，這款芯片的存儲容量有望達到當前普通 DRAM 模組的 10 倍，將極大地提升 DRAM 的存儲能力。

此外，NEO Semiconductor 還表示，基于 3D X-DRAM 技術，能夠生產出 230 層的 128Gbit DRAM 芯片，其存儲密度是當前 DRAM 的 8 倍。在人工智能應用持續發展的背景下，下一波 AI 應用（如 ChatGPT）對高性能、大容量存儲半導體的需求將大幅增長，而 3D X-DRAM 技術正是滿足這一需求的關鍵所在。

不僅如此，NEO Semiconductor 基于 3D X-DRAM 技術，還研發出了全球首款 X-HBM 架構。該架構實現了 32K 位數據總線和 512Gbit 的存儲容量，其帶寬和存儲密度分別達到現有內存的 16 倍和 10 倍，成功突破了傳統 HBM 技術的瓶頸，將為 AI 芯片提供超高帶寬和超大容量的存儲支持，進一步推動人工智能技術的發展。

3D DRAM 接近現實！沉積技術實現突破

近日，比利時微電子研究中心（IMEC）與根特大學的研究人員聯合發布論文，宣布他們在 120 毫米晶圓上成功生長出 300 層硅（Si）和硅鍺（SiGe）交替層，這一成果標志著 3D DRAM 的研發取得了關鍵進展，讓 3D DRAM 離商業化應用又近了一步。

挑戰始于晶格不匹配。硅和硅鍺晶體的原子間距略有不同，因此當堆疊時，各層自然會想要拉伸或壓縮。可以把它想象成試圖堆疊一副牌，其中第二張牌都比第一張牌稍大——如果沒有仔細對齊，牌堆就會扭曲和傾倒。用半導體術語來說，這些「傾倒」表現為位錯，即可能會破壞存儲芯片性能的微小缺陷。

為了解決這個問題，該研究團隊仔細調整了 SiGe 層中的鍺含量，并嘗試添加碳，碳就像一種微妙的膠水，可以緩解壓力。它們還在沉積過程中保持極其均勻的溫度，因為反應器中即使是微小的熱點或冷點也會導致生長不均勻。

3D DRAM 降低光刻設備依賴，中國優勢凸顯

據了解，三星的 VCT DRAM 預計最快將在未來兩到三年內推出實物產品，并正式面向市場；2024 年，SK 海力士展示了采用 5 層堆疊結構的 3D DRAM 原型產品，其良率達到了 56.1%，展現出了良好的產業化前景；美光則在 3D DRAM 專利領域占據優勢，擁有數量眾多的專利，其技術路徑主要是在不改變存儲單元（Cell）放置的情況下，對晶體管和電容器的形狀進行創新設計。

值得關注的是，在 3D DRAM 的工藝流程中，圖形化步驟大幅精簡，高難度蝕刻/沉積工序顯著增加。二維 NAND 曾是光刻精度競賽的主戰場，其存儲單元平面微縮需求遠超 DRAM 與邏輯芯片。但轉向三維架構后，NAND 通過堆疊層數實現密度躍升，高深寬比蝕刻等重要性凸顯。3D DRAM 趨勢下，產業價值正在從光刻設備向蝕刻、沉積環節遷移。

目前中國大陸在光刻設備資源方面受到一定限制，而 3D DRAM 的技術特點恰好使其對光刻設備的依賴程度較低。這一特點為中國大陸在 3D DRAM 領域的發展提供了有利條件。在關鍵設備研發方面，國內企業取得了重要進展。中微公司已經成功開發出深寬比達到 90:1 的刻蝕設備，能夠滿足 3D DRAM 制造過程中對高精度刻蝕的需求，為國內 3D DRAM 產業的發展提供了重要的設備支持。

此外，在 4F2和 3D DRAM 中，有一項重要技術是將控制電路（周邊電路，如感應放大器、WL 驅動器、解碼器等）垂直堆疊，芯片面積可以進一步縮小，就需要將繪制有 DRAM 單元陣列的晶圓和繪制有控制電路的晶圓分開制作，再進行 W2W 鍵合。而青禾晶元等國產鍵合設備廠商已經突破混合鍵合、常溫鍵合等技術。

相應地，國內存儲廠商也積極布局 3D DRAM 相關技術。龍頭存儲廠商布局已具有 Xtacking 架構的 DRAM 專利。根據國家知識產權局網站查詢，早在 2020 年其就申請了關于具有 Xtacking 架構的 DRAM 專利，Xtacking 架構為其生產 3D NAND 存儲器的特有架構，采用了三維晶圓混合鍵合工 藝。根據專利描述，具有 Xtacking 架構的 DRAM 存儲器包括具有形成于其中的陣列晶體管的第一晶圓，和具有形成于其中的電容器結構的第二晶圓，以及形成于第一晶圓和第二晶圓之間的包括多個鍵合結構的鍵合界面。

目前，3D DRAM 的研發正在全球范圍內同步推進。中國芯片制造商在 3D DRAM 領域具有成為潛在顛覆者的巨大潛力，因為國內企業有著強烈的動力去開發 3D 技術——3D 技術不依賴于先進的光刻技術，這一特點與中國當前的半導體產業發展環境高度契合，有望助力中國在全球存儲芯片競爭中占據更有利的地位。