概述：保護 IC 免受代價高昂的 ESD 和閂鎖故障的影響

靜電放電 （ESD） 事件每年估計會給半導體行業造成 80 億美元的生產力損失、保修索賠和產品故障 [1]。

確保集成電路 （IC） 免受各種電氣現象的強大保護是現代電子設計自動化 （EDA） 驗證中的一項關鍵且通常復雜的任務，即使是輕微的 ESD 事件也能夠觸發災難性的閂鎖事件，從而永久損壞敏感組件防止閂鎖（一種可能導致設備故障的寄生條件）至關重要， 防護環在緩解其影響中發揮著至關重要的作用。ESD 緩解需要以穩健的保護環實施和全面驗證為中心的多方面方法。

不同的 IC 設計公司采用不同的保護方法、設計流程和驗證工具，導致潛在的不一致。為了為關鍵可靠性方面建立一致、全面和高效的驗證流程，ESD 協會 （ESDA） 提供了建議的合規性檢查。西門子數字工業軟件的 Calibre PERC 可靠性平臺提供了一套易于使用的預編碼打包檢查，用于閂鎖和保護環的有效實施。這使得設計公司能夠快速有效地驗證 ESD 保護，而無需開發和維護自己的自定義檢查。通過簡化設計流程。Calibre PERC 幫助設計團隊提高整體設備可靠性。[4]

靜電放電 （ESD） 的普遍威脅

靜電放電 （ESD） 是兩個具有不同電勢的物體之間快速、不受控制的靜電傳輸。這種靜電荷可以通過摩擦或感應積聚在各種表面甚至人體上。當帶電物體靠近或直接接觸帶電量較小或接地的物體時，存儲的電能會瞬間放電，通常會產生數千伏和僅持續納秒的顯著電流脈沖。

雖然靜電沖擊是常見的現象，但在先進的制造和電子環境中，ESD 事件構成了嚴重且代價高昂的威脅。即使是輕微的放電也會對高度敏感的 IC 組件造成嚴重損壞。這種損害可以通過多種方式表現出來：

• 立即發生災難性故障，設備停止運行

• 潛在損壞，可能不會立即導致故障，但會隨著時間的推移而降低性能，導致現場過早失效

• 參數化偏移，改變設備特性而不完全失效

常見的故障機制包括高電場導致的柵極氧化層擊穿、過大電流造成的結損壞以及局部加熱引起的金屬化燒毀。此類事件直接導致制造良率下降、保修索賠增加、代價高昂的產品召回以及半導體公司的重大財務損失。[3,6]

閂鎖的挑戰

作為IC設計中最重要的可靠性問題，與ESD相輔相成的是閂鎖現象。閂鎖是指無意中觸發體 CMOS（互補金屬氧化物半導體）工藝中固有的寄生可控硅整流器 （SCR） 結構。這種寄生 SCR 是由相鄰 pn 結（特別是 p 孔、n 孔和襯底）的相互作用形成的，從而形成寄生 NPN-PNP 雙極晶體管對。

在某些條件下，例如電壓瞬變、過壓事件或輸入/輸出 （I/O） 引腳的電流注入，該寄生 SCR 可以被觸發到低阻抗、高電流狀態。一旦觸發，寄生雙極晶體管之間就會建立正反饋環路，從而在電源和地之間維持不受控制的大電流。

這種持續的高電流消耗會導致多種嚴重后果：

• 電路完全功能故障

• 由于產生過多的熱量而導致的熱失控

• 設備永久性物理損壞（例如，金屬跡線燒壞、結退化）

• 系統電源崩潰。

閂鎖事件可能由多種因素引發，包括I/O過壓、電源瞬變，甚至是注入足夠電流以觸發寄生結構的ESD事件。一旦發生閂鎖，就很難緩解，通常需要關閉設備電源或物理復位才能恢復正常運行，這凸顯了在設計階段對強大預防機制的迫切需求。

圖 1.閂鎖事件的組成部分。

預防閂鎖技術

防閂鎖是集成電路 （IC） 設計的一個重要方面，采用多方面的方法來降低與寄生電流相關的風險。

防止閂鎖的基石是對IC布局的仔細優化。這涉及組件的戰略布局和間距，以從根本上抑制寄生晶應管（負責閂鎖的 PNPN 結構）的形成。該策略的核心是保護環的實施，即戰略性地放置在敏感晶體管和電路塊周圍的重摻雜區域。

保護環有兩個關鍵功能：

1. 它們吸收少數載流子，阻止它們到達并激活構成閂鎖路徑的寄生雙極晶體管。

2. 它們充當物理屏障，將多余的電流從易受攻擊的區域轉移出去，并在 IC 的不同區域之間提供電氣隔離。[2]

這有助于最大限度地減少不必要的相互作用，保持信號完整性，并通過遏制和消散潛在的觸發電流來增強 IC 的整體魯棒性。

除了保護環之外，其他關鍵的閂鎖預防技術還包括：

• 保持 p 孔和 n 孔之間的最佳間距，以物理增加寄生路徑的阻力

• 采用精確的偏置技術來控制基板電位并使寄生元件保持不導電狀態 [2]

堅固耐用的 ESD 保護電路的集成還通過箝位和分流瞬態過電壓和過電流來間接發揮作用，否則這些過電壓和過電流可能會觸發閂鎖。

最后，先進的半導體加工技術，例如使用絕緣體上硅 （SOI） 技術，通過在器件之間提供固有介電隔離、顯著減少寄生相互作用并幾乎消除體閂鎖路徑，顯著增強閂鎖抗擾度。同樣，硅襯底內摻雜濃度和曲線的精確優化可以更好地控制寄生元件的電氣特性，使其不易被激活。

通過集成這些全面的設計和工藝技術，IC 設計人員可以顯著降低閂鎖事件的風險，確保集成電路在各種應用中的可靠性能。

ESDA 為 IC 設計人員提供的可靠性指南

ESD 協會 （ESDA） 是一個領先的行業協會，致力于促進對避免靜電放電 （ESD） 的理解、理論和實踐。認識到 ESD 對 IC 可靠性的關鍵影響，ESDA 制定并發布了全面的指南、標準和技術報告。這些資源提供了設計規則和相應合規性檢查的標準化框架，是電子設計自動化 （EDA） 行業和 ESD 設計界不可或缺的工具。他們的主要目標是使 IC 設計團隊能夠主動保護其布局免受 ESD 事件的破壞性影響，并確保整體器件的穩健性。[2,3]

ESDA 閂鎖保護環檢查

基于這些行業標準，EDA 供應商努力開發先進的驗證解決方案來解決這些關鍵的可靠性問題。西門子數字工業軟件公司的 Calibre PERC 可靠性平臺就是此類解決方案的一個例子。該平臺旨在執行一系列復雜的設計驗證檢查，并可集成到現有設計流程中。它支持各種級別的驗證，包括電池、模塊和全芯片，并有助于使用代工廠提供的標準規則和設計團隊定義的自定義規則來實施可靠性檢查。[5]

為了有效應對這些普遍存在的可靠性威脅，必須徹底評估和驗證 IC 設計中所有潛在的 ESD 和閂鎖事件來源。在這種情況下，Calibre PERC 通過結合閂鎖保護環封裝檢查專門解決閂鎖預防問題。該檢查支持各種關鍵驗證方面，包括 14 個不同的檢查，如圖 2 所示，進一步分為五個關鍵領域：

• 檢查防護環是否存在

• 檢查防護環寬度

• 檢查防護環之間的最大間距

• 檢查侵略者危險區域的受害者

• 檢查保護環連接

圖 2.閂鎖保護環檢查。

通過在設計階段及早識別和解決潛在的閂鎖問題，這些高級檢查顯著縮短了微電子設計人員和生產商的上市時間。這種主動方法可以防止代價高昂的后期生產故障，從而提高產量，增強設備可靠性和合規性，最大限度地減少現場故障，并簡化設計迭代，從而實現更快、更高效的產品開發。

保護環存在檢查

驗證設計中是否存在保護環至關重要，因為這些結構是針對CMOS和混合信號電路中閂鎖現象的主要保護措施。保護環充當屏障，防止在瞬態事件（如電壓尖峰或基板噪聲）期間產生的注入少數載流子到達敏感器件結并觸發寄生晶閘管路徑。如果沒有保護環，電路就會面臨更高的閂鎖風險，從而導致電流過大、功能故障，甚至永久性損壞。因此，確認保護環在任何需要的地方都存在，可以確保閂鎖保護的基礎層牢固就位。這些規則驗證了圖3所示的四種類型的保護環（GR）的存在。檢查確保：

• 第一個 P 型 GR 必須包含 N+ 侵略者

• 第一個 N 型 GR 必須包含 P+ 侵略者

• 第二個 P 型 GR 必須包圍 P+ 侵略者

• 第二個 N 型 GR 必須包含 N+ 侵略者

防護環的寬度檢查

保護環的寬度強烈影響其在雜散電荷載流子到達集成電路的脆弱區域之前攔截和收集它們的能力。如果保護環太窄，它可能無法完全包圍它應該保護的區域，從而允許一些注入的載體繞過屏障并觸發閂鎖。足夠的環寬度可確保更大的載體收集區域，并提高環作為保護罩的有效性。通過嚴格檢查保護環寬度是否符合設計規則和工藝要求，工程師可以顯著降低閂鎖風險并提高芯片的可靠性和使用壽命。

檢查包括：

• P型護環寬度

• N型護環寬度

防護環間距檢查

相鄰保護環和侵略者之間的間距對于維持整個芯片的持續保護起著至關重要的作用。如果保護環間隔太遠，保護網絡中就會出現間隙，使某些區域容易受到載體遷移和閂鎖啟動的影響。仔細監控和執行最大允許間距可確保完全覆蓋關鍵區域，從而創建一個無縫防御系統，阻止潛在的閂鎖路徑。這些檢查有助于消除設計中的薄弱環，并通過保持保護環網絡的完整性來提高整體器件的穩健性。

檢查包括：

• P 型侵略者和第 1 N 型保護環之間的最大間距

• 第一個 N 型保護環和第二個 P 型保護環之間的最大間距

• N型侵略者與第一P型防護環之間的最大間距

• 第一個 P 型保護環和第二個 N 型保護環之間的最大間距

侵略者的危險區域檢查

敏感組件（稱為“受害者”）位于具有大電流驅動或頻繁開關活動的區域附近（稱為“攻擊者”）特別容易閂鎖。在這些危險區域，噪聲和載流子注入的增加增加了寄生傳導的可能性。通過識別和分析這些侵略性區域內的潛在受害者，工程師可以優先考慮額外的防護環保護并優化布局策略以降低風險。這種有針對性的方法通過檢查侵略者危險區域中未受保護的受害者，將資源和注意力集中在回路內最脆弱的點上，從而大大提高了閂鎖預防的有效性，其中危險區域通過在侵略者周圍畫一個半徑來標記，如圖 4 所示。

檢查包括：

• P 型侵略者和第 1 N 型保護環之間的最大間距

• 第一個 N 型防護環和第二個 P 型防護罩之間的最大間距

圖 4.受害者處于侵略者的危險區域。

保護環連接檢查

正確的保護環連接對于確保這些保護結構具有電氣功能并能夠將多余的電荷引導至安全電位（通常是接地或 VSS）至關重要。如果保護環沒有正確連接到指定的偏置，它們收集和轉移注入載體的能力就會受到影響，從而破壞閂鎖防止。連接檢查涉及確認所有相關布線和層的牢固電氣接觸和連續性。確保可靠的保護環連接可以加強對閂鎖的整體防御，從而在集成電路的整個生命周期中保持運行完整性和安全性。

檢查包括：

• N型保護環未連接到VDD。

• P 型保護環未連接到 VSS

通過打包檢查簡化 ESD 檢查的實施

然而，僅僅提供 ESDA 檢查只是第一步;設計人員在特定環境中有效設置和執行這些檢查時經常面臨挑戰。為了顯著簡化和標準化 ESDA 指南的應用，電子設計自動化 （EDA） 公司（例如西門子 EDA）將這些檢查封裝到預編碼的打包解決方案中。這些易于部署的檢查可以無縫集成到設計團隊現有的可靠性驗證流程中，從而消除了手動編碼檢查的需要和相關的復雜性。設計人員可以將這些 Calibre PERC 可靠性檢查直接嵌入到其當前設計流程中，利用集成的 Calibre 平臺進行全面的電池、模塊和全芯片驗證。這種方法匯集了以標準驗證規則格式 （SVRF） 和基于 Tcl 的 Tcl 驗證格式 （TVF） 編碼的規則，為設計人員提供了滿足不斷變化的設計要求所需的靈活性和適應性，同時確保所有主要晶圓代工廠的兼容性。此外，為了提供一致和準確的 ESDA 規則覆蓋范圍，Calibre PERC 平臺包括為四個 ESD 覆蓋范圍類別中的每一個量身定制的打包檢查，允許設計人員使用默認參數或自定義修改來調用它們。[4]

結果調試

設計團隊可以運行 Calibre PERC 閂鎖保護環打包檢查的任意組合，然后使用 Calibre RVE 結果查看器分析和調試結果，如圖 5 所示。

這些檢查附有一個全面的調試數據庫，旨在促進快速識別和解決違規行為。設計人員可以通過直接在 Calibre RVE 中突出顯示結果和調試層來有效地查明問題。這種可視化方法簡化了調試過程，如附圖 6 所示。[4]

結論：成套 ESD 檢查提高了可靠性和上市時間

由于集成電路 （IC） 公司采用的保護方法和驗證工具多種多樣，因此使用電子設計自動化 （EDA） 工具進行靜電放電 （ESD） 和閂鎖驗證是一項重大挑戰。本文概述了閂鎖事件、詳細的有效預防技術，并說明了特定的驗證檢查如何集成到典型的 IC 產品和 IP 開發流程中。著眼于保護環在強大的閂鎖保護中的關鍵作用，我們推出了 Calibre PERC ESDA 閂鎖成套檢查。這一創新解決方案提供了一種用戶友好且高效的方法來快速準確地應用 ESDA 指南，從而能夠跨任何技術節點進行全面的閂鎖驗證。通過利用這些 Calibre PERC 封裝的 ESDA 閂鎖檢查，設計人員可以實現快速、精確的可靠性驗證，從而顯著縮短上市時間。[3]