現實應用需要真實世界的連接。通常，這意味著模擬信號在系統中被數字化，以便微處理器、ASIC或FPGA收集數據并做出決策。如果你是數據轉換器概念的新手，或者距離上次模擬課程已經很久了，數據手冊、設計規范和考慮可能會顯得陌生甚至令人困惑。那么，這些縮寫到底意味著什么？你為什么要關心無雜亂動態范圍（SFDR）或抗鋸齒呢？

主要選拔標準

總體而言，大多數設計師在選擇模數轉換器（ADC）時似乎關注幾個主要標準。在設計下一代便攜式低功耗數據采集系統時，功耗等規格可能非常重要。但在大多數情況下，工程師開始考慮零件的基礎是：

• 數字接口（SPI、I2C、并行等）

• 分辨率（所需有效比特數量）

• 轉換速度要求

• ADC架構 ? 輸入結構（模擬信號的外觀）

次要選擇標準通常包括功耗因素（有源模式和睡眠模式）以及參考電壓積分。它們通常還包含系統友好型功能，如數字數據集成FIFO、集成可編程增益放大器（PGA）或連接到串行總線的通用I/O。

數字接口選擇

ADC的數字部分通常是主要的標準。這是因為數字系統的實現可能受限于某些接口類型的可用性以及所需的數據傳輸速率。

例如，當你用你10年的遺留代碼將ADC接口連接到你最喜歡的微控制器時，ADC上可能只有一個I-2C接口。對于高速或高分辨率的ADC，對于數字濾波等在FPGA內部運行的應用，并行接口可能是快速傳輸大量數據的最便捷方式。

三種主要接口類型——兩線或I-2C、三線或 SPI 以及并聯——在精密 ADC 上各有優缺點。高速ADC（大于10 Msamples/s）還可能提供低電壓差分信號（LVDS）作為高速串行連接FPGA的接口。

兩線或I-2C 接口引腳數低，因此封裝體積較小。換句話說，數據傳輸只使用兩個引腳。這使得在非常小的封裝中實現了最大的通道數量。例如，八針封裝提供兩個接口引腳、兩個引腳供電和四個引腳供模擬輸入。例如，Maxim的MAX11613四通道12位ADC采用micro-max八針封裝。

這些設備的小型機型使其非常適合消費級應用和系統功率監控應用。（I2C 也與電源管理 SMBus 協議非常相似。）此外，空間受限的應用中使用三軸加速度計和陀螺儀，如游戲控制器和推算死法系統，常因每單位面積通道數較多而使用基于 I2C 的 ADC。

然而，這些接口傳輸速度較慢，且難以隔離。I2C 接口上的數據引腳是一個雙向開集電極引腳。因此，在需要（光學）隔離以實現噪聲隔離或安全（如醫療應用）的系統中使用接口可能會變得困難。此外，基于 2C的系統可能很慢。他們的最大數據傳輸速率通常不會超過3.4 Mbits/s。

三線接口和SPI提供全雙工高速總線，理論上支持100 Mbits/s。此外，如果多個ADC（或其他SPI設備）在單一總線上，你可以在一個隔離的SPI總線上串聯8個32通道的8個MAX11040部件，用于電網應用。此外，SPI支持簡便且經濟的（光學）隔離。這種方法在FPGA中也相對容易實現。不過它需要的銷針比 I2C 多。

并行接口提供高吞吐量和簡單的邏輯控制接口，這對FPGA來說非常有利。不幸的是，它們還要求銷量很高。

ADC 分辨率

那你需要多少位？這個簡單的問題可能因固有的ADC誤差、信號幅度、最低有效位（LSB）步長以及動態范圍要求而變得復雜。例如，簡單的系統電壓和電流測量可能只需8位、10位或12位ADC。但在經典電阻橋式配置中測量傳感器可能需要24位σ-delta ADC器件來檢測非常大整體信號中的微小信號變化。

分辨率通常以dB（分貝）表示，用于近似ADC的整體信噪比（SNR），從而反映其能從傳感器或系統噪聲底中分離出的信號大小。

每個分辨率位約為6 dB。因此，理論上，12位ADC應有約72 dB的信噪比。實際上，許多因素限制了信噪比，而信噪比達到70 dB或更高的12位ADC被認為是不錯的。

ADC供應商以兩種常見形式引用該價值數據：有效比特數（ENOB）或信噪與失真（SINAD）。這兩種形式是相關的。ENOB的一個定義是：

ENOB = （SINAD – 1.76）/6.02

其中所有值均以dB為單位。SINAD是去除直流項后，所需信號（基頻）與所有失真和噪聲產物之和的比值。另外：

SINAD = （均方根信號/均方根噪聲）)

在一個完全線性（無失真）但噪聲較大的情況下，SINAD和SNR是可互換的。我們來看一個簡單的MAX1240例子，一個12位單通道ADC。數據手冊給SINAD是70 dB的最壞情況，所以按照上述公式，我們得到ENOB為：

ENOBMAX1240 = （70 – 1.76） / 6.02 = 11.34 位

噪聲源和諧波會嚴重影響你的ADC質量。很多系統和ADC內部都有影響。我們會在本文后面介紹一些常見的噪聲源。

因此，在決定所需比特數之前，請考慮系統和ADC誤差，如噪聲和諧波，并確保即使考慮了誤差，分辨率也足夠。如果分辨率不夠高，數據讀取時會出現量化誤差，系統精度會受到影響（見圖1）。

1. 對于分辨率的每一步，任何落入1 LSB寬度的模擬輸入輸出都會產生相同的數字輸出。這種不確定性就是ADC的量化誤差。

轉換速度要求

在確定ADC所需轉速時，必須考慮多個因素。然而，它們都源自奈奎斯特理論。如果你錯過了那場激動人心的講座，這里有執行摘要。要重現信號的真實表現，必須定期采樣，頻率至少是你感興趣的最高頻率信號的兩倍：

f采樣 > 2 * k * f信號（最大值）

其中 k > 1 是過采樣因子。

2×的數被稱為奈奎斯特頻率。圖2展示了一個簡單的例子。綠色線條表示正在測量的信號。第一種情況下，每個周期采樣超過兩個采樣點時，信號的真實表示是實現的。在第二種情況下，欠采樣會導致信號的虛假表示。大多數系統中的良好設計實踐會導致信號被過度采樣至少是最高目標頻率的三到四倍。

2. 轉換者必須采樣數據至少是最大頻率的兩倍，才能真實表示采樣信號（a）。采樣少于周期的兩倍時，信號表示錯誤（紅線）（b）。

這里有一個簡單的應用示例。在系統功率監控應用中，被數字化的信號通常是直流信號，除非在開機、斷電和故障狀態下。在故障情況下，可能需要1毫秒響應。例如每通道采樣10 ksample/s，允許一個80 ks采樣的八通道ADC監控四種電流和四個電壓，并進行10倍超采樣，以確保故障條件要求得到滿足。

那么，如果信號輸入頻率（或部分輸入頻率）超過ADC的奈奎斯特頻率，會發生什么？這并不好，會導致被觀察信號的諧波頻率產生噪聲。這被稱為混疊現象（見圖3）。ENOB是信噪比和失真函數，因此如果信號中含有超過ADC奈奎斯特頻率的成分，ENOB會受到影響。

3. 混疊在頻域（a）中引起諧波失真，可以通過低通濾波器（b）消除。

為解決這個問題，通常會使用低通抗鋸齒濾波器，在ADC數字化信號前過濾掉目標頻率以外的信號。（ADC的輸入帶寬也會影響諧波失真，ADC傳遞函數的線性性也會影響）

抗鋸齒濾波器

抗鋸齒濾波器限制輸入到ADC的信號范圍。它們衰減了那些不感興趣且可能引起諧波失真的頻率（見圖4）。抗鋸齒濾波器可以通過三種基本方案構建：簡單的R-C濾波器、使用運算放大器和無源的有源濾波器，以及單片開關電容濾波器。

4. 抗鋸齒濾波器選項包括簡單的無源RC（a）、基于運算放大器的有源濾波器（b）和單片開關電容（c）。

簡單的R-C濾波器設計簡單，組件較少。它們的傳遞函數只有一個極點。不過它們的衰減可能不夠陡峭，無法完全切斷所有不需要的頻率。此外，它們依賴于所用被動元件的精度，并且對元件隨溫度漂移引起的誤差特別敏感。

使用運放和無源的有源濾波器比被動濾波器提供更好的性能。不過，它們可能需要多個運放和無源。此外，它們的性能仍受被動元件的精度影響，尤其是溫度漂移。它們也消耗更多電力。

單片開關電容濾波器比運放方案需要更少的元件、更小的空間和更低的功耗。此外，它們提供更強的性能和溫度匹配。它們不需要高精度的外部被動元件。而且，這些易用濾波器有大家族，帶有預設的傳遞函數。

開關電容濾波器有高階（五階和八階）橢圓形、貝塞爾和巴特沃斯濾波器類型，能提供高達 83 dB 的衰減。這提供了理想的“磚墻”濾波響應，而運放式解決方案成本極高。

ADC中的速度Verus功率

當設計中功率重要時，許多工程師為了節省電力，首選方式是降低時鐘。雖然這在邏輯上合理，但這并不總是最小化系統功耗的最佳方案。如果ADC可以在應用中以突發模式使用，這可能是最小化ADC功耗和連接ADC的MCU或FPGA功耗的最佳方式。

通過利用ADC（及數字子系統）的斷電模式，同時使用ADC和MCU的突發模式，可以實現省電。這樣，ADC大部分時間都能進入睡眠狀態，只會短時間充能。在許多ADC中，即使在低時鐘頻率下，有功功率也可能是睡眠模式功率的100倍。

在較短時間內以更高采樣率運行ADC可能是周期性數據采集的好選擇。顯然，對于關鍵任務系統，這種技術可能行不通。在這種情況下，選擇功耗最低的ADC最合理。

ADC架構

目前大多數商用ADC采用五種基本ADC架構：閃存（或并行）、逐次近似寄存器（SAR）、σ-δ（或δσ）、雙斜率和流水線。

閃光或并聯ADC包含2個N–1高速比較器（見圖5）。這些轉換器通常提供最高的轉換速度，且用于非主要考慮功率消耗的環境。閃存ADC通常比大多數其他轉換器方法更昂貴，且其芯片面積和功耗通常隨著分辨率呈指數增長。

5. 在閃存ADC中，使用比較器陣列將模擬信號高速轉換為數字字。

SAR是一種使用DAC的二分搜索方法。比較器構成了這些流行ADC的基礎（見圖6）。在模擬輸入的采樣后，通常通過電容采樣信號，信號會依次與DAC的輸出進行比較，以確定每個后續的寄存器位。SAR寄存器設置DAC輸入，結果逐位收斂。分辨率會增加轉換時間。

6. 在逐近似ADC（a）中，比較器中比較內部電壓參考的二進制“截波”與采樣輸入信號，并依次收斂到SAR數字ADC的數字結果（b）。

主流設備提供中高分辨率，最高可達18位，在較低分辨率下最高范圍約為5 Msample/s。SAR設備功耗低，且體積小巧。精度取決于內部元件匹配（芯片內電容陣列）。基于SAR的ADC架構在市場上占據主導地位，盡管sigma-delta器件在低速、高精度、基于傳感器的應用中越來越受歡迎。

SAR設備廣泛應用于各種領域。它們包括電機控制、電池油量表、電源和系統監測、汽車動力傳動和安全應用中的高速傳感器、旋轉傳感器、接近傳感器、加速度計、陀螺儀、電力系統保護繼電器以及通信功率放大器子系統。

西格瑪-德爾塔（或稱德爾塔-西格瑪）架構允許實現高分辨率到超高分辨率（16至24位）轉換器，這些轉換器通常是低至中速器件（見圖7）。在σ-δ方法中，轉換器對信號進行過采樣，然后利用DSP技術進行波形和濾波，從而在信號感興趣的區域實現優異的信噪比。它還提供較小的芯片面積和通常較低的速度，通常低于200 ksample/s。

7. 在σ-δ轉換器中，數字濾波消除帶外噪聲，從而提供高信噪比。量化噪聲通過噪聲整形被推出信號帶。需要數字濾波器來消除帶外噪聲。即使量化器不佳，也有可能達到非常高的信噪比。

更簡單的模擬電路配合復雜的內部DSP進行濾波和噪聲整形。這導致ADC響應極佳線性和極低的諧波失真，這對于測量極小信號至關重要。除了音頻數字化（音頻編解碼器）外，sigmadelta ADC最常見的應用是測量來自物理傳感器的極小信號。溫度、重量、壓力、酸度、流量和應變是這些部件數字化的常見物理現象。

雙斜坡結構為測量慢速信號提供了超低功耗。這些雙斜率部分支持高分辨率（18位）。積分一個未知電壓，并將其與已知的斜坡參考進行比較。Sigma-delta 器件已取代了大多數高精度應用中的這一技術。

流水線架構支持超過100 Msample/s的高速傳輸，最高可達16位，功耗低于閃存。這些ADC是小型的流水線并行結構，每個階段只工作在少數位上（見圖8）。并行性以犧牲功耗和延遲（延遲）為代價，提高吞吐量（速度）。這是一種在大多數高速數據采集應用中非常流行的架構，例如基于射頻的數據采集系統。

8. 流水線ADC將轉換拆分為若干位子集，然后并行執行多次轉換以實現高吞吐量。然而，由于多階段轉換，多階段轉換會帶來延遲的損失。