- 摘要：微電網由分布式電源、儲能裝置及本地負載構成，既可并網運行也可孤島運行。實現2種運行模態的平滑過渡和切換是其關鍵技術之一，其中鎖相環起到很重要的作用。微網主從控制結構中，主逆變器在并網運行時與電網電
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微電網 逆變器 鎖相環
- 介紹了電力系統參數交流采樣的設計思想，對頻率跟蹤電路進行了分析，提出了由鎖相環CD4046和AD7865構成的硬件解 ...
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鎖相環 AD7865 交流采樣
- 數字三相鎖相環中含有大量乘法運算和三角函數運算，占用大量的硬件邏輯資源。為此，提出一種數字三相鎖相環的優化實現方案，利用乘法模塊復用和CORDIC算法實現三角函數運算，并用Vetilog HDL硬件描述語言對優化前后的算法進行了編碼實現。仿真和實驗結果表明，優化后的數字三相鎖相環大大節省了FPGA的資源，并能快速、準確地鎖定相位，具有良好的性能。
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FPGA 數字 三相 鎖相環
- 摘要：為了解決車輛計數問題，將環形線圈作為傳感器，鋪設在公路行車道上。當車輛通過線圈上面時，由于電感L發生變化，引起振蕩電路的頻率發生變化；通過鎖相環芯片檢測頻率的變化，使模擬信號轉化成數字信號，將鎖相
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車流量檢測 環形線圈 振蕩電路 鎖相環
- 摘要： 介紹了鎖相環的原理以及Freescale 公司的鎖相環頻率合成器件MC145151- 2 的主要特點，給出了MC145151- 2 和ICL8038 低頻鎖相環函數發生器的工作原理、設計思想、電路結構、模塊設計方法及其電路原理圖。1 引言
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鎖相環 低頻 函數發生器
- 小數N分頻PLL從上世紀七十年代開始就已投入使用。小數N分頻使PLL輸出的分辨率可以降至PFD頻率的一小部分(如圖所示)，其中PFD輸入頻率為1 MHz?？梢援a生分辨率為數百Hz的輸出頻率，同時維持較高的PFD頻率。因此，小數
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小數N分頻 鎖相環 分析
- 圖3.24給出了CADILLAC時鐘相位調整電路的框圖。對于大規模生產測試，可能值得構造這樣的電路。對于普通的實驗測試，則太麻煩了。電路將總線時鐘進行N分頻，然后通過一個-頻率比較器把它與一個同樣經過N分頻的本地振蕩
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鎖相環 時間調整 分析
- 本文介紹了一種基于CMOS工藝的高性能處理器時鐘系統設計，設計頻率為200MHz，VCO的相位噪聲為-110dBC/Hz@100kHz ...
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鎖相環 時鐘系統 壓控振蕩器
- 摘要：本文根據光纖接入數字中頻系統的時鐘使用情況，分析了時鐘抖動對ADC和鎖相環性能影響的原理，講述了鎖相環的基本原理和相噪優化方式，最后給出采用雙環鎖相環來完成去抖和時鐘分發的解決方案。
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時鐘抖動 鎖相環 201204
- 摘要：介紹了新型數字視頻接口的發展背景和技術優勢，詳細分析了ＤＶＩ１．０的通信協議、Ｔ．Ｍ．Ｄ．Ｓ．的鏈路構成、信號特性、編碼及解...
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數字視頻接 差分信號 信號編碼 鎖相環
- 高頻鎖相環的可測性設計可測性設計（Design for Test，DFT）最早用于數字電路設計。隨著模擬電路的發展和芯片 集 ...
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高頻 鎖相環 可測性
- 電路功能與優勢 該電路是低噪聲微波小數N分頻PLL的完整實現方案，以 ADF4156 作為核心的小數N分頻PLL器件 ...
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低噪聲 N分頻 鎖相環
鎖相環介紹
能使受控振蕩器的頻率和相位均與輸入信號保持確定關系的閉環電子電路。鎖相環的基本結構如圖1，其中鑒相器用來鑒別輸入信號ui與輸出信號u0之間的相位差,并輸出誤差電壓ud。ud中的噪聲和干擾成分被低通性質的環路濾波器濾除，形成壓控振蕩器(VCO)的控制電壓uC。uC作用于壓控振蕩器的結果是把它的輸出振蕩頻率f0拉向環路輸入信號頻率fi,當二者相等時，環路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器 [
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