鎖相環(huán) 文章最新資訊

PLL 合成器總體設(shè)計(jì)思路與詳細(xì)實(shí)現(xiàn)方案

總體設(shè)計(jì)思路與框圖架構(gòu)設(shè)計(jì)初期，首先完成了系統(tǒng)（接收機(jī)）與子系統(tǒng)（第一本地振蕩器）的全面分析，核心優(yōu)先級(jí)聚焦低相位噪聲指標(biāo)。隨后通過(guò)方案權(quán)衡，確定了合成器的總體技術(shù)路徑（直接式 MMD 或間接式 PLL）及所需的環(huán)路數(shù)量，最終選擇間接式 PLL 方案，核心考量如下：直接式 MMD 方案：相位噪聲更低、切換速度更快，但雜散抑制難度大，且尺寸、重量、功耗（SWaP）、成本與復(fù)雜度均較高；間接式 PLL 方案：相位噪聲與切換速度略遜于直接式，但雜散問(wèn)題更易控制，且具備 SWaP 更優(yōu)、成本更低、結(jié)構(gòu)更簡(jiǎn)單的顯著
關(guān)鍵字：鎖相環(huán) 設(shè)計(jì) 202512

雙路徑技術(shù)實(shí)現(xiàn)PLL合成器超寬環(huán)路帶寬與超低相位噪聲

隨著 5G 向 6G 演進(jìn)、衛(wèi)星通信與毫米波技術(shù)普及，現(xiàn)代無(wú)線通信系統(tǒng)正朝著更高頻率、更寬帶寬、更復(fù)雜調(diào)制的方向飛速發(fā)展。無(wú)論是商業(yè)領(lǐng)域的地面無(wú)線網(wǎng)絡(luò)，還是軍事場(chǎng)景的戰(zhàn)術(shù)視距無(wú)線電，都對(duì)核心頻率源 —— 本地振蕩器（LO）提出了嚴(yán)苛要求：不僅要突破高頻甚至太赫茲頻段限制，更需具備超低相位噪聲、低雜散與快速調(diào)諧能力。在當(dāng)前技術(shù)路徑中，直接式（混頻 - 倍頻 - 分頻，MMD）合成器雖能滿足高性能需求，但存在尺寸、重量、功耗（SWaP）過(guò)大及成本高昂、結(jié)構(gòu)復(fù)雜等痛點(diǎn)。而間接式（鎖相環(huán)，PLL）合成器雖具備輕量
關(guān)鍵字：鎖相環(huán) 高帶寬低噪聲

利用鎖相環(huán)進(jìn)行調(diào)頻解調(diào)

PLL解調(diào)器很受歡迎，易于實(shí)現(xiàn)，與許多其他FM解調(diào)器電路相比，具有優(yōu)異的噪聲性能。在本文中了解它們是如何操作的。鎖相環(huán)（PLL）是一種負(fù)反饋系統(tǒng)，廣泛應(yīng)用于現(xiàn)代通信系統(tǒng)中，用于載波和符號(hào)同步、頻率合成，并作為眾多數(shù)字解調(diào)器的核心組件。在本文中，我們將重點(diǎn)介紹用于FM解調(diào)的PLL。通過(guò)反饋解調(diào)器改善噪聲在我們討論P(yáng)LL解調(diào)器之前，我們將考慮另外兩個(gè)電路，以便我們有一個(gè)比較的基礎(chǔ)。圖1（a）顯示了其中的第一個(gè)，一個(gè)使用RL電路作為鑒頻器的簡(jiǎn)單FM解調(diào)器。如圖1（b）所示，RL電路在載波頻率（fc）附近表現(xiàn)出幾
關(guān)鍵字：鎖相環(huán)，調(diào)頻解調(diào)

燦芯半導(dǎo)體發(fā)布通用高性能小數(shù)分頻鎖相環(huán)IP及相關(guān)解決方案

一站式定制芯片及IP供應(yīng)商——燦芯半導(dǎo)體（上海）股份有限公司近日宣布成功研發(fā)出一款通用高性能小數(shù)分頻鎖相環(huán)（fractional-N PLL） IP，支持24bits高精度小數(shù)分頻，最高輸出頻率4.5Ghz，另外還支持?jǐn)U頻時(shí)鐘（SSC）功能，可以為客戶提供多功能的小數(shù)分頻 PLL解決方案。PLL電路一般用于產(chǎn)生輸出頻率，輸出頻率值與PLL的參考輸入頻率呈倍數(shù)關(guān)系。小數(shù)分頻PLL通過(guò)頻率乘法比例的小數(shù)值，實(shí)現(xiàn)更精確的輸出頻率控制，從而提供更高精度和準(zhǔn)確度的輸出頻率。SSC發(fā)生器是在一定頻率范圍內(nèi)調(diào)制時(shí)鐘信號(hào)
關(guān)鍵字：燦芯半導(dǎo)體小數(shù)分頻鎖相環(huán) IP

鎖相環(huán)技術(shù)解析（下）

以下方案ARROW均有代理，被廣泛應(yīng)用于多載波全球移動(dòng)通信系統(tǒng) (MC-GSM)、5G和毫米波無(wú)線基礎(chǔ)設(shè)施、微波回程連線、測(cè)試和測(cè)量設(shè)備、高速數(shù)據(jù)轉(zhuǎn)換器計(jì)時(shí)、衛(wèi)星通信等領(lǐng)域的頻率合成、時(shí)鐘產(chǎn)生和相位管理。同時(shí)ARROW可提供配套的底噪聲、高可靠性電源方案, 以及配套的高Q值感阻容器件，主要品牌有TI、ADI、NXP、ON、ST等。電路實(shí)解1. 鑒相器鑒相器是鎖相環(huán)路的關(guān)鍵部件。在頻率合成器中所采用的鑒相器主要有正弦波相位檢波器與脈沖取樣保持相位比較器兩種。1) 正弦波相位檢波器這種鑒相器實(shí)際上是一個(gè)
關(guān)鍵字：鎖相環(huán)

基于高頻信號(hào)注入的永磁同步電機(jī)無(wú)傳感器控制策略研究*

永磁同步電機(jī)無(wú)傳感器控制方法由于具有降低成本、減小系統(tǒng)體積和提高可靠性等優(yōu)勢(shì)，廣泛應(yīng)用于軍工和民用等各個(gè)領(lǐng)域。本文介紹了用于零和低速下的永磁同步電機(jī)無(wú)傳感器控制技術(shù)。針對(duì)傳統(tǒng)的脈振高頻信號(hào)注入法轉(zhuǎn)子初始位置估計(jì)不準(zhǔn)確的問(wèn)題，提出一種基于磁極飽和凸機(jī)性的方法來(lái)正確判斷磁極極性。并通過(guò)數(shù)學(xué)算法將濾波環(huán)節(jié)進(jìn)行簡(jiǎn)化，減少低通濾波器的使用。通過(guò)仿真分析，驗(yàn)證了所設(shè)計(jì)的脈振高頻電壓注入法在零和低速段的可行性。
關(guān)鍵字：永磁同步電機(jī) 無(wú)傳感器控制高頻信號(hào)注入法鎖相環(huán) 202109 PMSM

基于tanh函數(shù)的永磁同步電機(jī)無(wú)位置傳感器控制研究

　　鳳志民，杭孟荀（奇瑞新能源汽車股份有限公司，安徽蕪湖 241002）　　摘要：為削弱傳統(tǒng)滑膜觀測(cè)器（Sliding Mode Observer, SMO）中由于控制函數(shù)的不連續(xù)性而引起的系統(tǒng)抖振，設(shè)計(jì)一種基于雙曲正切函數(shù)tanh的改進(jìn)型SMO，采用截止頻率可變的策略對(duì)轉(zhuǎn)子位置角進(jìn)行相位補(bǔ)償并且結(jié)合鎖相環(huán)估計(jì)轉(zhuǎn)子位置，在同步旋轉(zhuǎn)d - p 軸坐標(biāo)系下建立和分析了改進(jìn)型SMO，利用MATLAB/Simulink工具搭建改進(jìn)SMO的仿真模型。仿真實(shí)驗(yàn)結(jié)果表明：改進(jìn)型SMO能有效削弱系統(tǒng)抖振，提高了轉(zhuǎn)子估
關(guān)鍵字： 202007 永磁同步電機(jī) 滑模觀測(cè)器 tanh函數(shù) 鎖相環(huán) PMSM

借助于網(wǎng)絡(luò)搜索的26~41 GHz的鎖相環(huán)設(shè)計(jì)

本文基于TSMC 65 nm工藝設(shè)計(jì)出了一個(gè)高頻寬帶PLL，其中VCO模塊采用雙VCO架構(gòu)、鑒頻鑒相模塊采用三態(tài)鑒頻鑒相器與電荷泵架構(gòu)、環(huán)路濾波器采用二階低通無(wú)源濾波器、分頻器模塊采用整數(shù)N型架構(gòu)。整個(gè)鎖相環(huán)輸出信號(hào)分辨率為100 MHz，工作范圍覆蓋26 GHz -41 GHz，且在28 GHz相位噪聲為 -124.2 dBc/Hz@10 MHz。
關(guān)鍵字：鎖相環(huán) 寬帶高頻 201902

鎖相環(huán)中的相位檢測(cè)和控制原理分析

　　顧名思義，鎖相環(huán)(PLL)使用鑒相器比較反饋信號(hào)與參考信號(hào)，將兩個(gè)信號(hào)的相位鎖定在一起。雖然這種特性有許多用武之地，但是 PLL 如今最常用于頻率合成，通常充當(dāng)上變頻器/下變頻器中的本振(LO)，或者充當(dāng)高速 ADC 或 DAC 的時(shí)鐘。　　或許，我們很少注意這些電路中的相位行為。但隨著對(duì)效率、帶寬和性能的需求日益增長(zhǎng)，RF 工程師必須推出新技術(shù)來(lái)提高頻譜和功率效率。信號(hào)相位的重復(fù)性、可預(yù)測(cè)性和可調(diào)性在現(xiàn)代通信和儀器儀表應(yīng)用中均起到日益重要的作用。　　一切都是相對(duì)的　　關(guān)于相位測(cè)量，如果不
關(guān)鍵字：鎖相環(huán) 相位檢測(cè)

一種低成本小型化高性能寬帶本振合成裝置

隨著移動(dòng)通信的高速發(fā)展，矢量信號(hào)發(fā)生器和分析儀的需求越來(lái)越大，高性能寬帶本振的高造價(jià)成為制約兩種儀器成本的主要因素之一。利用壓控振蕩器(VCO)實(shí)現(xiàn)高性能寬帶本振設(shè)計(jì)，可以在降低模塊尺寸、降低模塊成本的前提下，實(shí)現(xiàn)高相噪、小型化的高性能本振。
關(guān)鍵字：頻率合成器鎖相環(huán) 寬帶小型化 201807

PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？

PLL和DLL：都是鎖相環(huán)，區(qū)別在哪里？-一般在altera公司的產(chǎn)品上出現(xiàn)PLL的多，而xilinux公司的產(chǎn)品則更多的是DLL，開(kāi)始本人也以為是兩個(gè)公司的不同說(shuō)法而已，后來(lái)在論壇上見(jiàn)到有人在問(wèn)兩者的不同，細(xì)看下，原來(lái)真是兩個(gè)不一樣的家伙。
關(guān)鍵字：鎖相環(huán) DLL PLL

PLL鎖相環(huán)的特性、應(yīng)用與其基本工作過(guò)程

PLL鎖相環(huán)的特性、應(yīng)用與其基本工作過(guò)程-PLL（Phase Locked Loop），也稱為鎖相環(huán)路（PLL）或鎖相環(huán)，它能使受控振蕩器的頻率和相位均與輸入?yún)⒖夹盘?hào)保持同步，稱為相位鎖定，簡(jiǎn)稱鎖相。
關(guān)鍵字： pll 鎖相環(huán)

PLL鎖相環(huán)的基本結(jié)構(gòu)及工作原理

PLL鎖相環(huán)的基本結(jié)構(gòu)及工作原理-PLL（Phase Locked Loop）：為鎖相回路或鎖相環(huán)，用來(lái)統(tǒng)一整合時(shí)脈訊號(hào)，使高頻器件正常工作，如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。許多電子設(shè)備要正常工作，通常需要外部的輸入信號(hào)與內(nèi)部的振蕩信號(hào)同步。
關(guān)鍵字： pll 鎖相環(huán)

針對(duì)FPGA優(yōu)化的高分辨率時(shí)間數(shù)字轉(zhuǎn)換陣列電路

介紹一種針對(duì)FPGA優(yōu)化的時(shí)間數(shù)字轉(zhuǎn)換陣列電路。利用FPGA片上鎖相環(huán)對(duì)全局時(shí)鐘進(jìn)行倍頻與移相，通過(guò)時(shí)鐘狀態(tài)譯碼的方法解決了FPGA中延遲的不確定性問(wèn)題，完成時(shí)間數(shù)字轉(zhuǎn)換的功能。
關(guān)鍵字：時(shí)間數(shù)字轉(zhuǎn)換鎖相環(huán) FPGA

FPGA系統(tǒng)設(shè)計(jì)原則和技巧之：FPGA系統(tǒng)設(shè)計(jì)的3種常用IP模塊

FPGA的開(kāi)發(fā)工具軟件，如Quartus II、ISE等，一般都會(huì)提供一些經(jīng)過(guò)驗(yàn)證的IP模塊。這些IP模塊是芯片廠家提供的，所以只能用于該廠家的FPGA芯片設(shè)計(jì)中。這些IP主要包括以下幾類。
關(guān)鍵字： FPGA系統(tǒng)設(shè)計(jì) 存儲(chǔ)器 IP模塊鎖相環(huán) 高速串行收發(fā)器

共110條 1/8 1 2 3 4 5 6 7 8 »

鎖相環(huán)介紹

能使受控振蕩器的頻率和相位均與輸入信號(hào)保持確定關(guān)系的閉環(huán)電子電路。鎖相環(huán)的基本結(jié)構(gòu)如圖1，其中鑒相器用來(lái)鑒別輸入信號(hào)ui與輸出信號(hào)u0之間的相位差,并輸出誤差電壓ud。ud中的噪聲和干擾成分被低通性質(zhì)的環(huán)路濾波器濾除，形成壓控振蕩器(VCO)的控制電壓uC。uC作用于壓控振蕩器的結(jié)果是把它的輸出振蕩頻率f0拉向環(huán)路輸入信號(hào)頻率fi,當(dāng)二者相等時(shí)，環(huán)路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器 [ 查看詳細(xì) ]