- Cadence設計系統公司發布了面向無線和消費電子系統級芯片（SoC）設計的業界最全面的商用的驗證錦囊，幫助工程師們采用先進的驗證技術，減少風險和應用難度，以滿足上市時間要求。 Cadence® SoC功能驗證錦囊提供了一種經過驗證的端到端方法學，它從模塊級驗證延伸至芯片和系統級高級驗證，并包含用于實現和管理的自動化方法學。該錦囊可提供完整的實例驗證規劃、事務級和時序精確的模型、設計和驗證IP、腳本和庫文件——它們都在無線領域的一些具有代表性的設計上得到了驗證，并提供實用的技術
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消費電子 Cadence 消費電子
- Cadence設計系統公司與Mentor Graphics Corp.宣布他們將會讓一種基于IEEE Std. 1800TM-2005 SystemVerilog標準的驗證方法學標準化。開放式驗證方法學（Open Verification Methodology, OVM）將會面向設計師和驗證工程師帶來一種不受工具約束的解決方案，促進數據的可移植性和可互用性。它實現了SystemVerilog的承諾，擁有基于驗證IP（VIP）
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- Cadence設計系統公司和中芯國際共同宣布，一個支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設計市場。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設計寄生。 新方案使中國無線芯片設計者可得到必要的設計軟件和方法學，以達到確保符合設計意圖的集成電路表現,可縮短并準確的預測設計周期。作為合作方，為了普遍推廣，Cad
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- Cadence設計系統公司和中芯國際，共同宣布，一個支持射頻設計方案的新的0.18微米SMIC CMOS射頻工藝設計工具包將正式投入使用。 新的0.18微米SMIC CMOS射頻工藝設計工具包(PDK)已成功通過驗證，正式進入中國射頻集成電路設計市場。其驗證包括代表性設計IP的硅交互作用測試，如PLLs，集中于仿真結果和快速設計寄生。 新方案使中國無線芯片設計者可得到必要的設計軟件和方法學，以達到確保符合設計意圖的集成電路表現,可縮短并準確的預測設計周期。作為合作方，為了普遍推廣，Ca
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通訊 無線 網絡 Cadence 中芯國際 射頻工藝
- Cadence設計系統公司宣布，Cadence® SiP（系統級封裝）技術現已同最新版的Cadence Virtuoso® 定制設計及Cadence Encounter®數字IC設計平臺集成，帶來了顯著的全新設計能力和生產力的提升。通過與Cadence其它平臺產品的整合，包括Cadence RF SiP Methodology Kit在內，Cadence提供了領先的SiP設計技術。該項新的Cadence SiP技術提供了一個針對自動化、集成、可靠性及可重復性進行過程優化的專家級
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Cadence SiP
- Cadence聯合Tensilica公司共同宣布，Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開始支持Cadence公司Encounter RTL Compiler進行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設計出更小、更快且更低功耗的微處理器產品。
作為Cadence OpenChoice IP計劃成員之一，Tensilica結合Encounter RTL Compiler和其市
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Cadence Tensilica 設計流程
- Cadence設計系統公司發布Cadence®Allegro®系統互連設計平臺針對印刷電路板（PCB）設計進行的全新產品和技術增強.改進后的平臺為約束驅動設計提供了重要的新功能，向IC、封裝和板級設計領域的設計團隊提供新技術和增強以提升易用性、生產率和協作能力，從而為PCB設計工程師樹立了全新典范。 “隨著供電電壓下降和電流需要增加，在設計PCB系統上的功率提交網絡(Power Delivery Network)過程中必須考慮封裝和IC特性,”華為公司SI經
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- Cadence發布了Cadence Virtuoso Multi-Mode Simulation (MMSIM 6.2版)。這是電子設計工業內首個端到端的定制IC模擬與驗證解決方案，使用通用、全集成的網表和模型數據庫來仿真射頻、模擬、存儲器和混合信號設計及設計模塊。這款突破性產品能夠讓設計者在仿真引擎間自由切換，而不會產生任何兼容或解釋問題，從而提高了一致性、精確性和設計覆蓋面，同時縮短了時間周期并降低了風險。整體效果是該產品降低了采用、支持和擁有成本，并
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CADENCE IC仿真 測量 測試 驗證方案
- Cadence宣布基于65納米通用功率格式（CPF）面向Common Platform技術的參考流程即日上市。該參考流程是Cadence與Common Platform聯盟之間長期合作的最新成果，該聯盟的成員企業包括IBM、特許半導體制造和三星。 Cadence與Common Platform技術合作伙伴緊密合作，開發65納米流程。它基于Cadence數字IC設計平臺，包含Encounter Timing System和CPF，可加快低功耗系統級芯片（So
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- CADENCE發布了Cadence Encounter 數字IC設計平臺的最新軟件版本，增加了業內領先的功能特性，包括全芯片優化、面向65納米及以下工藝的超大規?；旌闲盘栐O計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設計。新平臺提供了L、XL和GXL三種配置，為先進半導體設計提供更佳的易用性，更短的設計時間以及更高的性能。 “最新版本Enc
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CADENCE DFM ENCOUNTER 電源技術 模擬技術 EDA IC設計
- Cadence設計系統公司發布Cadence Encounter® 數字IC設計平臺的最新軟件版本，增加了業內領先的功能特性，包括全芯片優化、面向65納米及以下工藝的超大規?；旌闲盘栐O計支持，具有對角布線能力的Encounter X Interconnect Option，以及之前已經公布支持的基于Si2通用功率格式（CPF）1.0版本的低功耗設計。新平臺提供了L、XL和GXL三種配置，為先進半導體設計提供更佳的易用性，更短的設計時間以及更高的性能。
“最新版本Encounter平臺的發
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- Cadence設計系統公司發布了面向Cadence® Allegro® PCB設計的Global Route Environment技術。這一革命性的技術結合了圖形化的互連流規劃架構和層次化全局布線引擎，為PCB設計人員提供了自動、智能的規劃和布線環境。作為首個將智能自動化引入前所未有領域的自動布線解決方案，Global Route Environment 技術代表了一次意義重大的飛躍，并建立了一種全新的PCB設計規
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- Cadence設計系統公司今日發布了面向Cadence® Allegro® PCB設計的Global Route Environment技術。這一革命性的技術結合了圖形化的互連流規劃架構和層次化全局布線引擎，為PCB設計人員提供了自動、智能的規劃和布線環境。作為首個將智能自動化引入前所未有領域的自動布線解決方案，Global Route Environment 技術代表了一次意義重大的飛躍，并建立了一種全新的PCB設計規范。
該技術問世之前，PCB設計人員要花費幾周或幾個月的時間
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- CADENCE宣布四家亞太芯片設計公司——Altek 公司、互芯集成電路有限公司（CoolSand Technologies）、韓國電子通信研究院(ETRI)以及 Moai電子公司已經選擇具有全局綜合技術的 Cadence® Encounter® RTL Compiler解決方案，以改良芯片設計，加快上市時間。Encounter RTL Compiler綜合與Encounter Confo
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