隨著下一代視頻壓縮標準問世，行業從基本視頻處理向更復雜的集成處理解決方案轉移，這使得系統的要求超越了獨立DSP力所能及的視頻性能。FPGA以不到30美元的價格提供20GMACs以上的DSP性能，從而為成本敏感型軍事、汽車、醫療、消費、工業和安全應用填補了這一空白。只有FPGA能夠為整套端對端視頻解決方案提供邏輯、嵌入式處理、OS支持和驅動器。
妨礙開發人員將FPGA用于視頻應用的因素并非他們缺乏對FPGA性能優勢的了解，而是缺乏使用其設計流程的經驗，對于那些習慣于用C語言編程的傳統DSP程序開發
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FPGA 視頻套件 VSK Simulink
全球電子設計創新領先企業Cadence設計系統公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創建和復用系統級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創新技術成為溝通系統級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現和集成SoC。這種重要的新功能對于開發新型SoC和系統級IP，用于消費電子、無
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Cadence RTL SoC IP
0 引言
圖像處理系統的一個關鍵問題就是數據量龐大，數據處理相關性高，實時實現比較困難。即使采用高速單片機也無法滿足實時處理的需求，而DSP芯片則具有速度快，信號處理功能強大，實時性好等特點，因此，將DSP用于圖像處理可使這一難題得到較好的解決。
1 系統構成
本系統采用基于CameraLink接口的圖像輸出相機。DSP采用TI的TMS320C6711，這是一種高性能DSP處理器，其工作頻率為150 MHz，最大處理能力高達900MFLOps，該DSP既可滿足高速處理要求，又可滿足高
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DSP 圖象采集與處理 Camera Link USB FPGA
一、引言
“西新工程”以來，我國無線廣播監測網有了長足的發展，為適應新形勢下廣播電視安全播出的需要，建立健全廣播電視信息安全保障體系做出了巨大貢獻，為執行貫徹江總書記“9.16”指示發揮了巨大的作用。
目前我國的無線廣播監測網的遙控監測站、數據采集點系統絕大部分由通用工控機、通用Windows操作系統、通用I/O板卡、專業測量板卡四部分構成。與目前的流行的嵌入式技術相比，這種結構的網絡監測系統已經顯示出系統冗余、功耗太大、板卡繁多、安裝復雜、
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SOC 嵌入式 廣播監測 操作系統
Tech Insights/Embedded Systems Design 2008年嵌入式市場調研報告表明，嵌入式系統設計人員在2008年要參與更多項目的開發，按期完成開發任務是他們最大的問題，有一半以上（大于50%）的開發項目不能按期完成。?
調查結果表明：自2005年以來，2008年新項目對應項目改進的比例是這幾年中最高的。在所有開發項目中，新開發項目占46%，剩余54%為以往開發項目的升級和改進。項目的改進和升級主要是針對新的軟件特性（占81%），或因采用了新處理器（55%），
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嵌入式 設計 工程師 商用OS 定制OS FPGA DSP MCU
一、概述
視覺技術是近幾十年來發展的一門新興技術。機器視覺可以代替人類的視覺從事檢驗、目標跟蹤、機器人導向等方面的工作，特別是在那些需要重復、迅速的從圖象中獲取精確信息的場合。盡管在目前硬件和軟件技術條件下，機器視覺功能還處于初級水平，但其潛在的應用價值引起了世界各國的高度重視，發達國家如美國、日本、德國、法國等都投入了大量的人力物力進行研究，近年來已經在機器視覺的某些方面獲得了突破性的進展，機器視覺在車輛安全技術、自動化技術等應用中也越來越顯示出其重要價值。本文根據最新的CMOS圖像采集芯片設
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機器人 機器視覺 CMOS 圖像傳感器 FPGA
引言
隨著網絡技術的發展，各種分布式的網絡和局域網都得到了廣泛的應用[1]。分布式數據采集系統廣泛應用于船舶、飛機等采集數據多、實時性要求較高的地方。同步采集是這類分布式數據采集系統的一個重要要求，數據采集的實時性、準確性和系統的高效性都要求系統能進行實時數據通信。因此，分布式數據采集系統中的一個關鍵技術就是實現數據的同步傳輸。
由于產生時鐘的晶振具有頻率漂移的特性，故對于具有多個采集終端的分布式系統，如果僅僅在系統啟動時進行一次同步，數據的同步傳輸將會隨著系統運行時間的增長而失步。因此時
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數據采集 分布式 時鐘同步 FPGA
引言
近年來，消費電子和個人計算市場的發展增加了對于更強大且高度集成的芯片產品的需求。低成本、低功耗、復雜功能和縮短上市時間的需要，讓越來越多的IC設計采用了SoC技術。
在這些SoC電路中，由于包含了數據轉換器、功率管理及其它模擬電路，混合信號設計不可避免并且越來越多。在混合信號SoC設計中，為了避免芯片重制，確保一次性流片成功，全芯片混合信號驗證成為關鍵一環。傳統上，在復雜的混合信號SoC設計中，不同團隊分別獨立驗證數字和模擬組件，并不進行全芯片綜合驗證，其主要原因是沒有足夠強大的ED
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SoC AMSVF 混合信號 數據轉換器 UPS
0 引言
ATM異步傳遞方式是建立在電路交換和分組交換基礎上的一種面向連接的快速分組交換技術，它采用定長分組作為傳輸和交換的單位，并具有端到端QOS保證、完善的流量控制和擁塞控制，以及較好的技術綜合能力等優勢，這些都是目前的IP技術所不及的。和傳統的STM電路相比，ATM技術對數據交換中猝發分組的適應能力和傳輸線路的利用率都是很高的。雖然，由于靈活性和價格的原因，ATM技術沒有獲得預期的成功，但其流量控制機制對當前變長分組骨干網的流量控制還是具有重要的參考價值，所以有必要對ATM的流量控制及其實
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IP核 ATM 流量控制器 CPLD FPGA
1 引言
在通信領域尤其是無線通信方面，隨著技術不斷更新和新標準的發布，設計者需要一個高速通用硬件平臺來實現并驗證自己的通信系統和相關算法。FPGA(現場可編程門陣列)作為一種大規模可編程邏輯器件，體系結構和邏輯單元靈活、集成度高、適用范圍寬，并且設計開發周期短、設計制造成本低、開發工具先進并可實時在線檢驗，廣泛應用于產品的原型設計和產品生產。
與傳統的DSP(數字信號處理器)或GPP(通用處理器)相比，FPGA在某些信號處理任務中表現出非常強的性能，具有高吞吐率、架構和算法靈活、并行計
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FPGA 通信 基帶驗證 DSP GPP
信息安全是計算機科學技術的熱點研究領域，數據加密則是信息安全的重要手段。隨著可編程技術的飛速發展及高速集成電路的不斷出現，采用FPGA實現加密算法已受到越來越廣泛的關注和重視[1][2]。與傳統的軟件加密方法相比，硬件加密的優點是：(1)安全性好，不易被攻擊；(2)計算速度快，效率高；(3)成本低，性能可靠。加密系統中體現數據傳輸速度的一個重要性能指標是數據吞吐量，計算公式為：(數據長度M/時鐘個數N)×時鐘頻率F。提高數據吞吐量是改善加密系統性能的關鍵，也是加密算法硬件實現技術的重要內容
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FPGA AES 信息安全 數據加密
惠瑞捷半導體科技有限公司日前推出Inovys™硅片調試解決方案，以滿足更高效調試的需求，加速新的系統級芯片 (SoC)器件的批量生產。惠瑞捷全新的解決方案把革命性的Inovys FaultInsyte 軟件和具有可擴充性和靈活性惠瑞捷V93000 SoC測試系統結合在一起。這是一款集成式解決方案，通過把電路故障與復雜的系統級芯片上的物理缺陷對應起來，可以大大縮短錯誤檢測和診斷所需的時間。它明顯地縮短了制造商采用90 nm(及以下)工藝調試、投產和大批量生產所需的時間。
由于復雜的系統
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芯片 SoC 惠瑞捷 Inovys 硅片
FPGA協處理器的優勢,傳統的、基于通用DSP處理器并運行由C語言開發的算法的高性能DSP平臺，正在朝著使用FPGA預處理器和/或協處理器的方向發展。這一最新發展能夠為產品提供巨大的性能、功耗和成本優勢。
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優勢 處理器 FPGA
片上系統(SOC——System-On-a-Chip)是指在單芯片上集成微電子應用產品所需的全部功能系統，其是以超深亞微米(VDSM-Very Deep Subnicron)工藝和知識產權(IP——Intellectual Property)核復用(Reuse)技術為支撐。SOC技術是當前大規模集成電路(VLSI)的發展趨勢，也是21世紀集成電路技術的主流，其為集成電路產業和集成電路應用技術提供了前所未有的廣闊市場和難得的發展機遇。SOC為微電子應用產品
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SOC 片上系統 ARM RISC 嵌入式系統
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