0 引言
數字搶答器控制系統在現今許多工廠、學校和電視臺等單位所舉辦的各種知識競賽中起著不可替代的作用。基于EDA技術設計的電子搶答
器，以其價格便宜、安全可靠、使用方便而受到了人們的普遍歡迎。本文以現場可編程邏輯器件(FPGA)為設計載體，以硬件描述語言VHDL為主要表達方式，以OuartusⅡ開發軟件和GW48EDA開發系統為設計工具設計的電子搶答器，具有搶答鑒別與鎖存功能以及60秒答題限時功能、對搶答犯規的小組進行警告和對各搶答小組進行相應的成績加減操作等功能。

1 電子搶答器的功能
該電子搶答器實現的功能主要包括四項操作：
(1)第一搶答信號的鑒別和鎖存
該電子搶答器共設4個組別，每組控制一個搶答開關，分別為a，b，c，d。在主持人發出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，同時顯示器顯示出搶答者的組別。同時，電路處于自鎖狀態，以使其他組的搶答器按鈕不起作用。
(2)計時功能
在初始狀態時。主持人可以設置答題時間的初時值。在主持人對搶答組別進行確認，并給出倒計時計數開始信號以后，搶答者便可開始回答問題。此時，顯示器從初始值開始倒計時，計至0時停止計數，同時揚聲器發出超時報警信號。若參賽者在規定的時間內回答完問題，主持人即可給出計時停止信號，以免揚聲器鳴叫。
(3)計分功能
在初始狀態時，主持人可以給每組設置初始分值。每組搶答完后，由主持人打分，答對一次加1分，答錯一次減1分。
(4)犯規設置
對提前搶答者和超時搶答者給予蜂鳴警示，并顯示犯規組別。

2 電子搶答器的結構原理
2．1 電子搶答器的整體結構
電子搶答器的整體結構如圖1所示。它包括鑒別與鎖存模塊、定時與犯規設置模塊以及計分模塊。