該套件由四個工具組成，旨在使用 AI 驅動的自動化來提高 IC 設計的生產力，以加速驗證。

據西門子 EDA 數字驗證技術副總裁兼總經理 Abhi Kolpekwar 稱，ASIC 和 FPGA 設計的復雜性增加意味著首次流片成功率分別低至 14% 和 13%。更快的模擬器或發動機不足以減少流程和工作量以提高生產力，他繼續介紹該套件。

該套件支持從 IP 到 SoC 系統的大型復雜設計，旨在擴展高級 3D-IC、基于小芯片的設計和軟件定義架構。

該公司表示，第一個工具 Questa One 將覆蓋率與通用驗證方法約束的隨機測試生成相結合，覆蓋率比傳統測試平臺求解器快 50 倍。

DFT Simulation Acceleration 軟件是專為測試而設計的工具，它使用并行仿真軟件來加速門級 DFT 串行模式仿真。這與 Tessent 流式掃描網絡 （SSN） 架構集成。

西門子報告稱，Questa One Fault Simulation Acceleration 軟件的性能提高了 48 倍，并支持功能安全和 DFT 故障仿真應用。它還支持 Tessent 中的用戶定義故障建模 （UDFM） 功能。

為了提高生產力，Questa One Stimulus Free Verification 軟件將引擎和統一應用程序相結合，將復雜開源 SoC 級參考設計的處理時間從 24 小時以上縮短到 1 分鐘以內。它集成了 20 種無刺激分析、AI 和自動化，以提供諸如帶有自動校正的 linting 和生成式 AI SVA 屬性創建和驗證等選項。

在公司收購 Avery 之后，它基于其 VIP 和高覆蓋率一致性測試套件 （CTS） 整合了 Questa One Avery 驗證 IP （VIP） 軟件。Questa One Sim 上的相同 CTS、測試平臺和激勵可以在 Veloce CS 仿真和原型開發系統上重復使用。

Questa One 工具將于今年 6 月推出。該公司表示，早期采用者報告了智能創建、智能回歸、智能分析、智能引擎和智能調試領域的階躍函數增益。