三星為了與臺積電競爭大絕盡出，根據《韓國經濟日報》報導，三星計劃采用最新「背面電軌」（BSPDN，又稱「晶背供電」）芯片制造技術，能讓2納米芯片的尺寸，相比傳統前端配電網絡（PDN）技術縮小17%。

三星代工制程設計套件（PDK）開發團隊副總裁Lee Sungjae近期向大眾揭露BSPDN細節，BSPDN相較于傳統前端配電網絡，可將芯片效能、功率分別提升8%、15%，而且三星預定在2027年量產2納米芯片時采用BSPDN技術。

BSPDN被稱為次世代晶圓代工技術，該技術主要是將電軌置于硅晶圓被面，進而排除電與訊號線的瓶頸，以縮小芯片尺寸。

先進制程競賽白熱化，英特爾則預計今年將BSPDN應用在英特爾20A（相當于2納米節點）的制程上，該公司稱該技術為「PowerVia」。臺積電則計劃在2026年底左右，對1.6納米以下制程導入BSPDN。

Lee Sungjae也公布次世代GAA制程的計劃及芯片效能，三星將在今年下半年量產基于第二代環繞式閘極（GAA）技術（SF3）的3納米芯片，并將GAA導入2納米制程。SF3相比第一代GAA制程，芯片效能和功率提升30%、50%，芯片尺寸亦縮小35%。