五十多年來，半導(dǎo)體行業(yè)一直依賴一個簡單的方程式——縮小晶體管，在每片晶圓上封裝更多晶體管，并隨著成本的下降而看到性能飆升。雖然每個新節(jié)點(diǎn)在速度、能效和密度方面都提供了可預(yù)測的提升，但這個公式正在迅速耗盡。

隨著晶體管接近個位數(shù)納米工藝，制造成本正在飆升，而不是下降。電力傳輸正在成為速度與熱控制的瓶頸，定義摩爾定律的自動性能提升正在減少。

為了保持進(jìn)步，芯片制造商已經(jīng)開始抬頭看——字面意思。他們不是將所有內(nèi)容都構(gòu)建在一個平面上，而是垂直堆疊邏輯、電源和內(nèi)存。雖然 2.5D 封裝已經(jīng)將其中一些投入生產(chǎn)，將芯片并排放置在中介層上，但 imec 的 CMOS 2.0 提案更進(jìn)一步。它創(chuàng)建了一個由專用層組成的晶圓級層餅，每個層都針對其功能進(jìn)行了優(yōu)化，并通過超密集互連連接。

吸引力是顯而易見的。3D 片上系統(tǒng)可以提供更大的帶寬、更高的密度和更低的能耗，而無需僅僅依賴越來越小的晶體管。但挑戰(zhàn)同樣重大。將晶圓層調(diào)整到亞微米公差、管理熱應(yīng)力以及重新思考設(shè)計和制造的每個階段都需要行業(yè)前所未有的協(xié)調(diào)水平。

與此同時，對計算能力的需求正在加速增長。人工智能訓(xùn)練工作負(fù)載、高級分析和無處不在的連接正在推動數(shù)據(jù)中心和設(shè)備制造商尋找維持增長的新方法。

“下一個時代將不僅僅由更小的晶體管來定義，”imec 總裁兼首席執(zhí)行官 Luc Van den hove 在 ITF World 的一次演講中說。“這將是關(guān)于在三個維度上集成功能，以克服二維擴(kuò)展的瓶頸。”

CMOS 2.0 既簡單又激進(jìn)。基本思想是將芯片分成幾層，獨(dú)立完善每一層，并將它們粘合在一起，就好像它們是一個單片設(shè)備一樣。從理論上講，這是超越納米片的下一步。在實(shí)踐中，它將測試該行業(yè)是否能夠像曾經(jīng)擴(kuò)展晶體管一樣有效地擴(kuò)展復(fù)雜性。

什么是CMOS 2.0？
CMOS 2.0 的核心是努力超越單個單片芯片的限制。每一層不是在同一平面上集成邏輯、存儲器和模擬塊，而是獨(dú)立制造并針對其作用進(jìn)行優(yōu)化，然后堆疊成一個統(tǒng)一的組件。

該方法結(jié)合了四個主要概念：

• 背面供電，將電源軌從正面金屬堆棧重新定位到晶圓的后部。這減少了紅外壓降，并釋放了信號而不是配電的路由資源。

• 細(xì)間距混合鍵合，使用銅對銅互連連接堆疊層，其規(guī)模遠(yuǎn)小于傳統(tǒng)微凸塊。

• 互補(bǔ) FET （CFET），垂直堆疊 n 型和 p 型晶體管，以縮小標(biāo)準(zhǔn)電池高度并提高密度。

• 雙面處理，允許設(shè)計人員在晶圓的兩側(cè)構(gòu)建觸點(diǎn)、過孔甚至晶體管。這將創(chuàng)建新的路由和集成選項(xiàng)。

原則上，這種分層架構(gòu)可在邏輯和存儲器之間實(shí)現(xiàn)更短的信號路徑和更高的帶寬，同時還通過減少寄生損耗來提高能效。我們的愿景是創(chuàng)建一個功能更像 3D 片上網(wǎng)絡(luò)的系統(tǒng)，而不是通過長線連接的塊的扁平組件。

雖然其中一些想法聽起來可能類似于 2.5D 集成，例如安裝在中介層上的小芯片，但存在重要差異。在 2.5D 封裝中，已知良好的芯片并排放置并通過再分布層或硅橋連接。這種方法提高了 I/O 密度并實(shí)現(xiàn)了異構(gòu)集成，但每個芯片仍然是一個離散的實(shí)體，通常具有自己的封裝和單獨(dú)的配電。相比之下，CMOS 2.0 旨在實(shí)現(xiàn)真正的晶圓級堆疊，其中層在整體結(jié)構(gòu)中面對面（或面對面）粘合，并以更細(xì)的間距相互連接。結(jié)果實(shí)際上是一個垂直組裝而不是水平組裝的大模具。

“僅僅擴(kuò)展晶體管已經(jīng)不夠了。我們需要在各個維度上擴(kuò)展系統(tǒng)，“Van den hove 說。“通過垂直集成不同的功能，我們可以不斷提高密度和功率，而不必僅僅依賴門長的減少。”

圖1：imec首席執(zhí)行官Luc Van den hove在ITF World上展示3D堆棧。資料來源：半導(dǎo)體工程/Gregory Haley

這種區(qū)別對性能、成本和可制造性具有重大影響。雖然 2.5D 系統(tǒng)可以重復(fù)使用現(xiàn)有的工藝流程和測試基礎(chǔ)設(shè)施，但 CMOS 2.0 需要重新考慮從晶圓減薄和鍵合到熱管理和 EDA 工具的所有內(nèi)容。每一層都必須精確對齊，無空隙粘合，并在線驗(yàn)證，以避免復(fù)合良率損失。

“我們的想法是將晶圓視為一個平臺，您可以在多層中構(gòu)建，每個層都有自己的最佳技術(shù)，”imec 研發(fā)副總裁 Julien Ryckaert 說。“這意味著您可以在每一層中使用不同的節(jié)點(diǎn)、不同的設(shè)計規(guī)則和不同的材料，以獲得最佳性能和成本。”

盡管混合粘合和背面供電已在測試車輛中得到證明，但將它們與垂直 CFET 和雙面加工相結(jié)合會帶來相當(dāng)大的復(fù)雜性。對于大多數(shù)晶圓廠來說，這不僅代表著工藝變革，而且代表著芯片構(gòu)思、設(shè)計和批量生產(chǎn)方式的根本轉(zhuǎn)變。

CMOS 2.0 的優(yōu)勢
雖然堆疊晶圓的想法聽起來很簡單，但 CMOS 2.0 背后的四大技術(shù)支柱中的每一個都代表著與傳統(tǒng)半導(dǎo)體制造的重大背離。這些支柱共同定義了該方法的技術(shù)基礎(chǔ)，并強(qiáng)調(diào)了為什么它既有希望又難以大規(guī)模實(shí)施。

背面供電將電源軌移動到晶圓的背面，使設(shè)計人員能夠清除正面金屬層上有價值的布線。這減少了IR壓降并改善了時序收斂，尤其是在密集的標(biāo)準(zhǔn)單元陣列中。英特爾已經(jīng)展示了一種名為 PowerVia 的背面電源架構(gòu)，而 imec 自己的背面觸點(diǎn)也顯示出壓降顯著降低。然而，集成背面過孔和金屬化需要晶圓減薄和專門處理，以防止翹曲和污染。

需要細(xì)間距混合鍵合，以比傳統(tǒng)微凸塊更窄的間距通過銅對銅互連連接每個堆疊層。雖然微凸塊間距通常為 40 至 50 微米，但混合鍵合的目標(biāo)小于 2 微米。這可以在層之間實(shí)現(xiàn)巨大的帶寬，但它需要近乎完美的晶圓對準(zhǔn)和表面處理，以避免空隙或開放連接。

與此同時，CFET 建立在柵極全周晶體管的概念之上，通過垂直堆疊 n 型和 p 型器件。這種配置將標(biāo)準(zhǔn)單元高度縮短了 30% 至 40%，并提高了邏輯密度，而無需更小的柵極長度。然而，對齊兩種晶體管類型的柵極并通過多層集成觸點(diǎn)會增加光刻、沉積和蝕刻步驟的復(fù)雜性。

最終的發(fā)展是雙面加工允許在晶圓的兩側(cè)制造器件、觸點(diǎn)和布線層。在成熟的流程中，這可以實(shí)現(xiàn)額外的配電、替代互連方案，甚至背面的功能設(shè)備。但雙面設(shè)計需要用于晶圓翻轉(zhuǎn)、對準(zhǔn)和計量的新工藝模塊，以保持良率和性能。

這些支柱中的每一個在技術(shù)上都是孤立的，但將它們組合在一個單一的工藝流程中是CMOS 2.0的獨(dú)特之處，而且極難實(shí)現(xiàn)。產(chǎn)量管理、過程控制和設(shè)計工具準(zhǔn)備情況將決定這一愿景是否可以擴(kuò)展到 HVM。

表 1：imec 的 CMOS 2.0 四大支柱。資料來源：imec

CMOS 2.0如何改變設(shè)計規(guī)則
CMOS 2.0不僅僅是重塑工藝流程。它從根本上改變了設(shè)計人員對片上系統(tǒng)進(jìn)行分區(qū)、路由和驗(yàn)證的看法。在傳統(tǒng) SoC 中，布局規(guī)劃從標(biāo)準(zhǔn)單元的平面畫布和可預(yù)測的金屬層堆棧開始。配電和信號路由一起優(yōu)化，前端邏輯和后端互連之間有明確的分離。

當(dāng)多個層堆疊在整體程序集中時，其中許多假設(shè)不再適用。設(shè)計人員必須盡早決定哪些塊應(yīng)該位于哪些層，以及電流將如何垂直流過背面過孔。不是單一的電網(wǎng)，而是具有不同電阻路徑和熱約束的重疊平面。即使是像引腳分配這樣基本的事情也會成為一個三維問題，需要能夠跨多層對布線資源進(jìn)行建模的工具。

“跨層劃分不僅僅是一個平面規(guī)劃問題，”新思科技高級總監(jiān) Amlendu Shekhar Choubey 說。“它改變了您對電力傳輸、信號完整性以及每個階段需要測試的內(nèi)容的看法。你必須從一開始就考慮這些限制，否則你永遠(yuǎn)不會關(guān)閉時機(jī)和產(chǎn)量。

這種轉(zhuǎn)變也會影響寄生提取。較短的垂直互連可以改善延遲，但它們會引入新的電容驅(qū)動耦合效應(yīng)，必須對其進(jìn)行精確建模。EDA 工作流程必須考慮跨層的熱梯度，因?yàn)橐粚又械臒狳c(diǎn)可能會降低相鄰層的性能或可靠性。設(shè)計人員還需要了解鍵合過程中的機(jī)械應(yīng)力如何隨著時間的推移影響器件性能。

布局和布線工具也需要發(fā)展。今天的引擎是建立在數(shù)十年來關(guān)于二維布線和標(biāo)準(zhǔn)單元行的假設(shè)之上的。當(dāng)層可以以亞微米間距面對面連接時，布線就更像是組裝 3D 網(wǎng)狀網(wǎng)絡(luò)。這需要新的算法和設(shè)計規(guī)則，以及可視化工具來幫助工程師了解他們的設(shè)計在所有三個維度上的性能。

除了路由之外，簽核和驗(yàn)證流程也必須進(jìn)行調(diào)整。多層集成需要檢查多個工藝步驟的對準(zhǔn)公差、鍵合質(zhì)量和電源完整性。熱模擬必須跟蹤熱量如何通過不同層以及局部熱點(diǎn)是否會降低性能。如果沒有最新的建模和分析工具，隨著層數(shù)的增加，復(fù)合產(chǎn)量損失的風(fēng)險也會增加。

“EDA 不再只是芯片設(shè)計，”西門子 EDA 產(chǎn)品管理高級總監(jiān) John Ferguson 說。它是一種整體動物，從概念到邊緣的現(xiàn)場數(shù)據(jù)。這意味著以一種不會扼殺周轉(zhuǎn)時間的方式對各層的熱、應(yīng)力和電效應(yīng)進(jìn)行建模。

測試和生命周期遙測正在成為關(guān)鍵的差異化因素。在多層組裝中，已知良好芯片經(jīng)濟(jì)性變?yōu)橐阎己脤樱@意味著每個晶圓級層在鍵合前都必須經(jīng)過測試和驗(yàn)證。監(jiān)控現(xiàn)場可靠性的能力取決于將傳感器嵌入堆棧深處。構(gòu)建有效的芯片生命周期管理策略意味著在最早的設(shè)計階段整合測試掛鉤和遙測基礎(chǔ)設(shè)施。

“測試和芯片生命周期管理不能是事后才想到的，”Synopsys 的 Choubey 說。“在垂直堆棧中，您仍然需要已知良好的芯片和現(xiàn)場遙測路徑。”

這種復(fù)雜程度還需要改變工程團(tuán)隊的協(xié)作方式。芯片設(shè)計、封裝和制造之間的傳統(tǒng)界限開始變得模糊，因?yàn)槊總€學(xué)科都更依賴于其他學(xué)科。對于許多公司來說，這不僅僅是一次技術(shù)轉(zhuǎn)型。這也是一種文化問題，需要新的工作流程、技能組合和合作伙伴關(guān)系。

“將系統(tǒng)拆分為不同的層可以降低每個子系統(tǒng)的復(fù)雜性，但也會增加連接它們的復(fù)雜性，”西門子 EDA 定制 IC 驗(yàn)證部門產(chǎn)品管理總監(jiān) WeiLii Tan 說。“現(xiàn)在你有相互關(guān)聯(lián)的子系統(tǒng)，你必須找出在它們之間路由的最佳方式。”

制造業(yè)的逆風(fēng)雖然
CMOS 2.0的愿景令人信服，但要將其投入大批量生產(chǎn)，需要解決一長串制造挑戰(zhàn)。即使單獨(dú)而言，這些障礙也是巨大的。

亞微米混合鍵合可能是需要克服的最大技術(shù)挑戰(zhàn)。從間距為 40 微米的微凸塊轉(zhuǎn)變?yōu)?2 微米以下的銅對銅鍵，晶圓對準(zhǔn)精度要求低于 100 納米。鍵合界面處的任何顆粒或表面粗糙度都可能導(dǎo)致空隙或電氣不連續(xù)性。即使是很小的工藝偏移也可能導(dǎo)致產(chǎn)率損失，并級聯(lián)到堆棧的所有層。

“鍵合對準(zhǔn)器目前提供低于 50 納米的精度，這意味著晶圓到晶圓的覆蓋精度不到 100 納米，”EV Group 業(yè)務(wù)發(fā)展總監(jiān) Bernd Dielacher 說。“這種精度水平對于支持 imec 的互連擴(kuò)展路線圖至關(guān)重要。”

背面加工和晶圓減薄增加了其他挑戰(zhàn)。為了實(shí)現(xiàn)背面供電，晶圓必須減薄至 20 微米左右，并極其小心地進(jìn)行加工，以避免翹曲和污染。處理超薄基材需要專門的載體、臨時粘合劑和尚未標(biāo)準(zhǔn)化的清潔步驟。

“處理超薄晶圓本身就是一個科學(xué)領(lǐng)域，”Brewer Science 首席應(yīng)用工程師 Alice Guerrero 說。“如果你不能完美地控制弓形、翹曲和污染，背面集成的所有好處都會消失。”

工藝復(fù)雜性和配方管理也是主要挑戰(zhàn)。混合鍵合和背面金屬化需要精確控制沉積、蝕刻和退火步驟。在許多情況下，工藝窗口非常窄，以至于手動調(diào)整配方不再實(shí)用。這促使人們越來越依賴機(jī)器學(xué)習(xí)來發(fā)現(xiàn)穩(wěn)定的工藝條件。

“當(dāng)你看到現(xiàn)代蝕刻工具時，你已經(jīng)擁有了天文數(shù)字的配方，”Lam Research 首席技術(shù)和可持續(xù)發(fā)展官 Vahid Vahedi 在 ITF World 的一次演講中說。“當(dāng)你添加背面處理和混合鍵合時，工藝空間就會變得如此之大，以至于你需要人工智能和高級分析才能找到穩(wěn)定的作窗口。”

材料集成和原子級薄膜呈現(xiàn)出另一層復(fù)雜性。當(dāng)設(shè)備垂直堆疊時，薄膜厚度或成分的任何變化都會影響對齊、產(chǎn)量和長期可靠性。原子層沉積 （ALD） 等選擇性沉積技術(shù)對于在整個晶圓表面構(gòu)建均勻的界面變得至關(guān)重要。

“一旦設(shè)備實(shí)現(xiàn) 3D，每個單層都很重要，”ASM 首席執(zhí)行官 Hichem M'Saad 在 ITF World 的一次演講中說。“選擇性 ALD 使我們能夠自對準(zhǔn)過孔并保持當(dāng)今全能柵極和未來 CFET 的可靠性。”

檢測和計量
最后，檢測和計量必須發(fā)展。傳統(tǒng)的光學(xué)檢測很難看到粘結(jié)層之間埋藏的空隙。雖然正在部署包括紅外成像和 X 射線斷層掃描在內(nèi)的非破壞性方法來及早發(fā)現(xiàn)缺陷，但隨著工藝步驟的成倍增加和特征尺寸的縮小，缺陷分類仍然是一個瓶頸。

“無損檢測對于產(chǎn)量優(yōu)化至關(guān)重要，”Dielacher 說。“如果你不能及早看到層之間的空隙，這會導(dǎo)致高廢品率。”

除了最后階段的計量之外，制造商也越來越認(rèn)識到在工藝早期發(fā)現(xiàn)潛在晶圓問題的重要性。即使是輕微的翹曲或彎曲也會在減薄和粘合過程中放大，導(dǎo)致對準(zhǔn)失敗或部分空隙，從而降低良率。

當(dāng)多個好的模具堆疊在一起時，經(jīng)濟(jì)風(fēng)險甚至更高。一個晶圓中的單個潛在缺陷可能會破壞其上鍵合的每一層的價值。出于這個原因，一些晶圓廠正在更早地嘗試更全面的宏觀檢查和偏移跟蹤，以便在高風(fēng)險晶圓進(jìn)入鍵合流之前將其標(biāo)記出來。

“他們正在尋找的是芯片完整性的最大概率，”Microtronic 應(yīng)用總監(jiān) Errol Acomer 說。“如果你及早發(fā)現(xiàn)某些東西，你可以在它成為一個代價高昂的問題之前對其進(jìn)行保護(hù)。”

除了提高良率外，早期檢查還可以詳細(xì)記錄每個晶圓隨時間變化的狀況，從而在現(xiàn)場發(fā)生故障時更快地進(jìn)行根本原因分析。

“許多客戶希望在整個生產(chǎn)線上多次獲得每個晶圓的圖像，”Akomer 說。“如果以后出現(xiàn)問題，你可以準(zhǔn)確追蹤它從哪里開始。”

這些做法起源于汽車和航空航天等高可靠性市場，但它們將與CMOS 2.0越來越相關(guān)，在CMOS 2.0中，堆疊多個晶圓層的成本和復(fù)雜性將使偏移控制和可追溯性對于經(jīng)濟(jì)可行性至關(guān)重要。

可靠性經(jīng)濟(jì)性雖然
CMOS 2.0有望顯著提高密度和性能，但它也帶來了新的可靠性和成本風(fēng)險，這些風(fēng)險與平面縮放有著根本的不同。最重要的因素之一是產(chǎn)量堆疊。在單片晶圓堆棧中，每一層都必須符合規(guī)格。如果任何層發(fā)生故障，則整個程序集將丟失。即使是適度的缺陷率也會跨層復(fù)合，將有效良率推向挑戰(zhàn)商業(yè)可行性的水平。

已知良好芯片策略已在 2.5D 和多芯片模塊中使用多年，允許制造商在最終組裝之前篩選單個芯片。通過晶圓級鍵合，重點(diǎn)轉(zhuǎn)移到已知良好的層。這需要在每個構(gòu)建階段進(jìn)行嚴(yán)格的在線測試和檢查，以及過程監(jiān)控，以便在細(xì)微的變化通過堆棧傳播之前捕獲它們。

“一個 AI 包中有 50 個圖塊，一個壞的 GPU 會殺死 49 個好的 GPU，”英特爾代工服務(wù)研究員馬克·加德納 （Mark Gardener） 在 ITF World 的一次演講中說。“模級分揀和中流測試插入成為一種極大的經(jīng)濟(jì)優(yōu)勢。”

除了產(chǎn)量之外，現(xiàn)場可靠性也變得更加復(fù)雜。熱循環(huán)、機(jī)械應(yīng)力和電遷移會以不同的方式影響不同的層。故障分析也更加困難，因?yàn)閭鹘y(tǒng)的探測和成像技術(shù)通常無法在沒有破壞性方法的情況下進(jìn)入埋層。隨著設(shè)備投入生產(chǎn)，制造商將需要新的策略來監(jiān)控現(xiàn)場健康狀況并預(yù)測隨時間推移的退化情況。

另一個經(jīng)濟(jì)考慮因素是 3D 晶圓堆疊的投資是否對所有市場都有意義。雖然高性能計算可以吸收更高的工藝成本來獲得密度和帶寬，但許多其他細(xì)分市場可能會發(fā)現(xiàn)經(jīng)濟(jì)性令人望而卻步。成熟的節(jié)點(diǎn)將繼續(xù)發(fā)揮重要作用，尤其是在成本、功耗和可靠性勝過原始晶體管密度的情況下。

“像 130 納米和 22 納米這樣的節(jié)點(diǎn)不是傳統(tǒng)節(jié)點(diǎn);它們對于電氣化和射頻至關(guān)重要，“GlobalFoundries首席技術(shù)官Gregg Bartlett在ITF World的一次演講中說。“我們可能沒有在魅力層以下投入足夠的研發(fā)。”

目前，CMOS 2.0 的經(jīng)濟(jì)性可能會有利于那些能夠以卓越的性能和節(jié)能來證明更高成本的應(yīng)用。但隨著工藝成熟度的提高，其中一些好處可能會向下游遷移，就像先進(jìn)封裝在過去十年中開始做的那樣。

競爭性選項(xiàng)
CMOS 2.0并不是擴(kuò)展擴(kuò)展的唯一策略。代工廠和系統(tǒng)公司也在大力投資替代路徑，每種路徑都有自己的一套好處和權(quán)衡。

最成熟的替代方案是在中介層上使用小芯片進(jìn)行 2.5D 集成。這種方法允許設(shè)計人員將邏輯、存儲器和模擬功能分解到單獨(dú)的芯片中，然后將它們并排連接到硅或有機(jī)基板上。好處是靈活性。每個芯片都可以在最合適的節(jié)點(diǎn)上制造，獨(dú)立測試，并在流程后期組合。已知的良好芯片經(jīng)濟(jì)性、成熟的工藝工具和更簡單的良率管理使 2.5D 對于從高端 GPU 到網(wǎng)絡(luò) ASIC 的各種應(yīng)用具有吸引力。

然而，2.5D 集成有其局限性。即使使用先進(jìn)的再分布層和硅橋，小芯片之間的 I/O 密度也比混合鍵合所能達(dá)到的密度低幾個數(shù)量級。電力傳輸仍然更加復(fù)雜，并且隨著數(shù)據(jù)通過更長的水平路徑，信號延遲也會增加。對于需要海量帶寬和緊密集成的工作負(fù)載，2.5D 可能還不夠。

第二種選擇是CFET器件的單片縮放，無需晶圓堆疊。通過垂直組合 n 型和 p 型柵極全周晶體管，設(shè)計人員可以在不改變集成模型的情況下降低電池高度并提高密度。這種方法利用現(xiàn)有的工藝流程，避免了多層組件的對齊和粘合挑戰(zhàn)。權(quán)衡是，擴(kuò)展最終會再次遇到 CMOS 2.0 試圖通過添加第三維度來解決的相同互連和布線限制。

一些公司還在探索基于小芯片的 3D 集成，將堆疊與已知良好的芯片方法相結(jié)合，進(jìn)一步模糊封裝和單片設(shè)計之間的界限。

最后一個考慮因素是基礎(chǔ)設(shè)施是否能夠跟上設(shè)計和制造的復(fù)雜性。隨著工藝節(jié)點(diǎn)的進(jìn)步，流片、OPC（光學(xué)接近校正）和驗(yàn)證所需的計算資源呈指數(shù)級增長。即使是最先進(jìn)的 EDA 流也會隨著晶體管數(shù)量的激增而承受壓力。

“OPC 計算每兩年增長十倍，”NVIDIA 先進(jìn)技術(shù)副總裁 Vivek Singh 在 ITF World 的一次演講中說。“按照這個速度，你需要一百個超大規(guī)模數(shù)據(jù)中心來進(jìn)行掩碼合成。加速計算是我們馴服復(fù)雜性野獸的方式。

表 2：超越納米片時代擴(kuò)展的三種途徑。資料來源：半導(dǎo)體工程/Gregory Haley

在這些策略之間進(jìn)行選擇將取決于產(chǎn)品要求、經(jīng)濟(jì)限制和生態(tài)系統(tǒng)準(zhǔn)備情況。在許多情況下，答案可能不是非此即彼。混合鍵合、小芯片和單片 CFET 縮放可以作為互補(bǔ)工具共存，將摩爾定律擴(kuò)展到納米片時代之外。

展望和里程碑CMOS
2.0 是成為下一個標(biāo)準(zhǔn)平臺還是仍然是一個實(shí)驗(yàn)性利基市場，將取決于其最大障礙能夠以多快的速度得到解決。原則上，晶圓級堆疊、背面電源和 CFET 集成的物理特性是合理的。在實(shí)踐中，技術(shù)、經(jīng)濟(jì)和后勤里程碑的清單很長。

首先，亞微米混合鍵合必須證明它能夠大規(guī)模提供可靠、無空隙的互連。產(chǎn)量管理、在線檢測和過程控制對于避免跨層復(fù)合損失至關(guān)重要。設(shè)備制造商和材料供應(yīng)商已經(jīng)在合作改進(jìn)表面處理、粘合化學(xué)品和清潔協(xié)議。

“混合鍵合已經(jīng)從研究轉(zhuǎn)向生產(chǎn)，但可靠的互連縮放到 1 微米以下取決于許多因素，例如完美的晶圓制備，”Dielacher 說。“過高的表面粗糙度或任何污染都會破壞界面，因此必須嚴(yán)格控制整個工藝流程。”

其次，背面感知 EDA 流程必須成熟。布局和布線引擎、時序簽核工具和功率分析框架將需要處理多層連接，而不會讓設(shè)計人員不知所措。仿真模型必須以可信且可重復(fù)的方式捕獲寄生相互作用、熱梯度和機(jī)械應(yīng)力。

“EDA 不會在真空中解決這個問題，”西門子數(shù)字工業(yè)軟件產(chǎn)品管理高級總監(jiān) Joe Davis 說。“生態(tài)系統(tǒng)必須共同開發(fā)方法和標(biāo)準(zhǔn)，否則學(xué)習(xí)曲線將過于陡峭。”

第三，超薄晶圓的材料和處理工藝必須變得更加堅固。翹曲、弓形和污染必須控制到遠(yuǎn)遠(yuǎn)超過當(dāng)今標(biāo)準(zhǔn)的水平。

“你可以擁有最好的設(shè)計工具和工藝模塊，但如果材料還沒有準(zhǔn)備好，那么這些都無關(guān)緊要，”Brewer Science 的高級技術(shù)專家 Douglas Guerrero 說。“物質(zhì)準(zhǔn)備是其他一切的守門人。”

最后，生態(tài)系統(tǒng)必須保持一致。設(shè)備供應(yīng)商、代工廠、EDA 提供商和 IP 供應(yīng)商都必須就支持 CMOS 2.0 生產(chǎn)的標(biāo)準(zhǔn)、工作流程和供應(yīng)鏈達(dá)成一致。沒有一家公司可以孤立地解決這些挑戰(zhàn)。

“CMOS 2.0 不是晶體管路線圖。這是一個系統(tǒng)路線圖，“imec 的 Ryckaert 說。“該行業(yè)將不得不決定是要在二維還是三維中擴(kuò)展。如果我們能夠保持一致，它就會開啟十年的創(chuàng)新。如果我們做不到，我們可能會被困住。

在短期內(nèi)，CMOS 2.0 技術(shù)最有可能出現(xiàn)在高性能計算、人工智能加速器和高端移動設(shè)備中，這些領(lǐng)域的密度和帶寬證明了投資的合理性。隨著時間的推移，如果產(chǎn)量提高并且流程穩(wěn)定，它可能會遷移到更廣泛的市場。

目前，CMOS 2.0 讓我們得以一睹納米片時代之后的風(fēng)采，并提醒人們縮放不再僅僅與晶體管有關(guān)。它是關(guān)于整個系統(tǒng)，層層疊疊，需要新工具、新材料、新思維。