噪聲一直對通信專家來說很重要，但它正迅速成為每個半導體設計師必須面對的問題。部分芯片已經被攻破。

噪聲可以定義為任何偏離理想、影響預期功能的偏差。對于半導體來說，這可能意味著能夠在預定時間可靠地提取信號值，或者器件電壓保持足夠恒定，從而能夠可靠地產生或感測信號。

在通信領域，噪聲通常通過眼圖進行分析。這些圖示顯示噪聲是否侵入了定義的可靠信號提取區域。噪聲存在于二維空間——幅度和階段.階段噪聲的產生是由于信號時序的變化，尤其是時鐘。振幅噪聲還會影響時序，使時鐘邊緣偏離階段（顫抖聲）

噪聲注入來自多種來源。在器件層面，問題始于偏置溫度不穩定性和閃爍噪聲，但日益令人擔憂的噪聲源在破壞設計更大部分部分方面的能力遠大于此。

“隨著半導體技術規模低于7nm且封裝變得更復雜，電力傳輸噪聲已成為一大挑戰，”西門子EDA的3D-IC解決方案工程師Muhammad Hassan表示。“更低的供電電壓、更高的電流密度和更密集的互連會增加紅外降、感性噪聲（L·di/dt）以及堆疊芯片間的配電網絡（PDN）不連續性。如果管理不當，動態電壓噪聲可達到標稱VDD的5%至10%。

噪聲管理已成為現代半導體設計中最關鍵且持久的挑戰之一。“隨著供電電壓逐漸降低至1伏，晶體管密度持續增加，曾經吸收電氣變化的傳統設計余裕幾乎消失，”Charlene Wan說，副Ambiq品牌、市場營銷及投資者關系總裁。“即使是曾經微不足道的微小波動，現在也可能危及性能或可靠性。”

電力和信號完整性
有些問題并非新事物，但相關環境發生了變化。Cadence定制IC與PCB組產品管理組主管John Park表示：“信號完整性在系統端已經完成超過30年了。”“我們擁有先進的三維電磁場求解器，能夠提取非常精確的信道S參數，并允許你對其進行建模。不過，如果你是模具設計師，這個概念可能是新的，除非你做的是模擬設計。我們過去在骰子方面所做的事情和我們在系統方面所做的事情有著趨同。”

如今的前沿芯片消耗了大量電力，這帶來了問題。Ansys產品市場總監Marc Swinnen說：“噪聲是數字設計之上的模擬層，Ansys隸屬于Synopsys。”“電力線本應完全穩定，但事實并非如此，那就是電力噪音。數字模塊通常會產生強烈的脈沖作用，影響電源。對于模擬設計，或數字設計中更敏感的區域，你需要更穩定的電力，所以它們有獨立的電源線路。”

這也帶來了其他問題。“目前，在復雜的SoC中，你有20到30個電壓域，但只有2到3個是高電流域，”弗勞恩霍夫IIS自適應系統工程部高效電子部門負責人Andy Heinig說。“有核心電壓，可能還有1到2個帶高電流的I/O電壓。然后你有10到20個電壓域，消耗微安培，僅用于標準化某些東西，比如PLL。你必須將這些區域的噪聲降至最低水平。但通過先進的封裝技術，我們將所有互連線彼此更接近，因此會產生更多的串擾。問題不在于噪聲的絕對水平。而是所有供電網，包括關鍵的，噪聲都增加了。隨著它們彼此靠近，我們無法避免這種情況。總的來說，噪音增加，耦合也更多，這可能會帶來新的問題。”

隨著先進封裝技術的發展，這些問題變得更加明顯。“在模擬和混合信號設計中，如DDR PHY或HBM內存接口，紅外降率可能帶來特別嚴重的后果，”Synopsys旗下Ansys首席產品經理Takeo Tomine表示。“例如，在DDR接口中，終端或驅動電路的局部紅外降會降低信號擺幅，導致眼部閉合和位誤差。同樣，在HBM設計中，多個高速I/O通道并聯運行，即使是輕微的電壓下降也可能擾亂時序裕度，導致數據損壞或同步失敗。”

其他系統問題也在封裝內部遷移。“當你有一個包含多個元件的系統，比如PCB的案例，如果一個芯片激活，另一個芯片激活，再回到第一個芯片時，你就會出現功率振蕩的積累，”Ansys的Swinnen說。“電力分配網絡中存在諧振頻率，如果你在正確的頻率上取電，就會出現這些振蕩。這些是低頻振蕩。單片器件沒有出現這種情況。”

隨著封裝尺寸的增大，這些問題變得更加具有挑戰性。“當你開始使用帶有長線路的中間接體時，L線確實會成為問題，”西門子數字工業軟件產品管理高級總監Joe Davis說。“你確實會遇到共振。你會在3D-IC中遇到與傳統封裝相同的信號完整性問題。因為你談論的是比線路更短的器件和短線，影響較小。但如今這些芯片越來越龐大，當你查看代工廠及其計劃用數百個芯片組裝的系統路線圖時，L和C線的影響非常顯著。”

影響的不僅僅是數據中心設計。“對于接近閾值電壓運行的超低功耗芯片，比如為可穿戴設備和物聯網邊緣設備設計的芯片，問題被放大了，”Ambiq的Wan表示。“這些SoC用電壓余裕換取能源效率，這意味著它們本質上更容易出現下垂、抖動和串擾。”

多物理世界
多物理問題正變得司空見慣。“從封裝角度看，2.5D/3D集成、扇出和再分配線路中介等先進平臺帶來了新的挑戰，”Rapidus Design Solutions封裝技術現場首席技術官Rozalia Beica說。“模擬模塊易受電源完整性問題影響，燙的梯度和晶粒間串擾，這些都會降低性能。系統封裝（SiP）設計結合了射頻、模擬和數字元件，進一步復雜化驗證，需要多物理模擬以考慮電磁干擾，燙的行為和信號誠信。”

新的是一些電磁耦合問題。Keysight Technologies設計與驗證業務部總經理Nilesh Kamdar表示：“數字系統存在有趣的噪聲問題。”“相比微波或射頻系統，這些噪聲問題其實很容易解決。頻率越高，一切都變成了噪聲。所有因素要么正面，要么負面影響，但高頻問題意味著一個小的封裝部件，一個小的連接，可以成為天線。如果設計不當，可能會從中泄露信號，影響到第一個芯片旁邊的芯片。”

這本不該令人驚訝。Movellus首席執行官Mo Faisal七年前就預測了這一點，他說：“你可以把一塊芯片放在上面——真的就是在上面——然后接上示波器，你就會看到與其切換頻率對齊的噪聲。如果一根線能檢測到它，那么三維芯片堆棧也能檢測到。這是一個系統層面的問題，你必須找到方法傳播噪音，而不是讓所有東西都堆在同一個頻率上。會有電磁輻射從一個裝置傳遞到另一個裝置。這正是系統技術如擴頻技術發揮作用的地方，它能讓你分散噪聲，使其不干擾。”

其他問題也才剛剛被更好地理解。Keysight的Kamdar表示：“你不能僅憑以往經驗就假設5G、6G類型的復雜芯片或封裝系統能正常工作。”“現在我們進入多物理問題的世界。電磁效應是一個問題。漏電也可能是另一個問題。燙的效果又是個問題。有趣的是，這三者之間是相互影響的。存在一些問題，在高溫下，電磁力發生變化——或者這種高功率的影響導致燙的沖擊。這些因素都對你不利。現在你要分析一個多物理問題，之前因為系統距離足夠遠且互動不多而忽略。現在你絕對得自己處理它們。這是一個全新的世界，一切都是多物理的。隨著我們采用更密集的技術，如芯片組，以及更高頻率的毫米波，我們必須以不同的方式管理這些問題。”

一些新影響正在影響現有問題。Synopsys高級產品經理Manoz Palaparthi表示：“隨著客戶推高頻率，他們希望對時鐘抖動和時鐘不確定性有更好的建模。”“這些效應一直存在于設計中，客戶會為這些影響加以減少。但現在，老化已成為一個問題，人們需要了解新時鐘抖動和陳舊時鐘抖動。兩年后，我的鐘表結構表現如何？是工作周期的扭曲更大，還是抖動會變化？”

分析
噪聲正在給驗證帶來越來越大的負擔。Synopsys首席產品經理Karthik Koneru表示：“像HBM這樣的電路將高度交織的模擬和數字領域結合在一起，使驗證的范圍更加廣泛，也更具使命關鍵性。”“回歸套件現已涵蓋數千項測試，不僅要求功能正確性，還需在工藝角落、噪聲條件和時序場景中保持高度準確。挑戰非常嚴峻。你需要模擬驗證的精確度，同時不影響數字規模回歸所需的速度。”

影響也很真實。Rapidus的Beica表示：“擁有AMS內容的SoC首次成功率通常比純數字平臺低10%到15%。”“這一差距通常是由于邊緣情況覆蓋不足、建模不足，或集成問題如冪域沖突和基底噪聲所致。”

分析方法可結合靜態和動態紅外降模擬、電熱PDN建模以及片內電壓傳感器，捕捉跨頻率范圍的瞬態降和諧振行為。“噪音及其影響可以在硅“，封裝，或板級，”西門子的Hassan說。“在硅可以使用水平、更寬的電源軌、更多通孔、解耦電容器，以及全局優化策略，如電流感知樓層規劃和自適應電壓縮放。在封裝或板級，設計師可以利用分層解耦（芯片、封裝、印刷電路板）、低電感功率/接地平面、優化的PDN阻抗，以及在負載附近放置高效VRM。”

模型驗證變得更加重要。“我看到大量時間和精力投入在模型驗證上，如果不做，那你們整個基礎都錯了，”西門子AMS產品管理與市場負責人Sathish Balasubramanian說。“在你的驗證中，你突然發現PLL的時鐘抖動明顯增加，或者你的PLL并沒有真正達到你想要的時鐘。有相當多的細微 差別繼續說。模型驗證已成為一大痛點。”

也許最大的問題是，許多噪聲故障屬于靜默數據錯誤，根本原因無法被識別，且極難復現。萬說：“在低功耗設備中，這些故障可能不會表現為系統崩潰。”“相反，它們可能被視為可靠性漂移、傳感器計數錯誤、漏接藍牙數據包，或導致電池續航縮短的過量電流消耗。”

對團隊
的影響 這些不僅僅是技術問題。它們也帶來了組織上的挑戰。“我們需要對能接受多少噪音有新的理解，”弗勞恩霍夫的海尼格說。“有了芯片和先進的包裝，我們會收到更多問題。在功耗方面，我們需要更多的仿真來避免紅外下降，尤其是在不同工作負載下。這是一個大問題，因為如果我們把所有東西都更靠近地整合，就會開始看到域重疊的問題。工程師會把所有事情劃分成多個領域。我們擁有力量領域。冪領域有自己的模型，能夠解決這些問題。現在我們把所有東西都拉得更近，互動也更多。這意味著工程師們必須合作，但他們說的語言并不一致。”

每個人都得學習新技能。“作為一名數字集成電路設計師，過去我從未想過需要3D電磁求解器來弄清楚發生了什么，”Cadence's Park說。“現在你知道了。我是包裝設計師。我從沒意識到需要正式的DRC。現在你知道了。它是系統設計工具與專業知識、模具設計工具與專業知識的融合。我們說的是數字，顯然是指模擬或射頻方面。他們對電磁學非常熟悉。我們重點是如何整合這些流程，這樣你就不必跨越10英尺高的墻，進入這些工具之間。”

可能的解決方案
噪聲可以通過現有工具進行管理。ChipAgents首席執行官William Wang表示：“在前端，我們可以通過RTL設計選擇間接影響噪聲，比如活動平衡、時鐘門控和功域控制。”“但真正減少紅外降和電力完整性噪聲的杠桿點在于后端，電網設計、解耦策略和封裝布局決定了實際的噪聲行為。展望未來，AI代理可以通過自主分析EM/IR模擬、學習過去簽字數據，并提出布局或卸帽配置改進建議，減少下垂熱點，優化芯片和封裝層級的功率分配效率，從而在后端優化中發揮重要作用。”

隨著問題加劇，更多時間和精力被投入到尋找長期解決方案上。其中一個正在考慮的領域是芯片上電壓調節器的普及。Empower Semiconductor客戶應用工程總監Luca Vassalli表示：“集成電壓調節器的瓶頸在于開發能夠將這些磁性元件集成在封裝內部的磁性元件。”“開關調節器需要電感器才能高效工作，而這些電感器需要儲存能量并盡可能高效，這樣才能不消耗過多功率。要讓它們更小，必須提高轉換器的開關頻率，同時即使體積更小，仍保持非常高的效率。”

但也有缺點。“這意味著更多的面積，而這也意味著額外的成本，”海尼格說。“而且現在還沒必要，因為你通過正確設計包裹，通過隔離和屏蔽，避免了關鍵物資受到其他信號的噪音。但通過使用內部電壓調節器，也許可以避免復雜的仿真。即使你在電源端引入噪聲信號，它也是內部調節的，你可以很確定你的PLL會得到無噪聲的單網。也許這是一種技術性解決方案，避免了復雜的模擬，因為你用不同的方式解決了。老方法是避免電源噪音。現在我們有一個內部濾波器，可以過濾噪聲。但只有在真正需要時才會采用新方法，因為一開始會帶來不確定性，可能會出錯。”

不幸的是，這主要歸結為緊密的工程學科。萬稱：“沒有設計能消除噪音，但可以通過精心的架構和實施來緩解噪聲。”“你的心態很重要。將芯片、封裝和系統視為集成的PDN設計挑戰，有助于從一開始就構建更低噪聲的芯片。異構集成、更密集封裝和近門檻計算的趨勢只會使噪聲更加嘈雜，管理起來也更加復雜。對于超低功耗系統，通過控制噪聲，可以節省更多數周甚至數月的電池壽命。”