自幾十年前基于VLSI的ASIC興起以來，單片集成一直是芯片設(shè)計的主流方法。在單片設(shè)計中，集成電路的所有構(gòu)件，如邏輯、存儲器、模擬接口和專用加速器，都集成在一塊硅片上。系統(tǒng)單芯片（SoC）模型為工程師提供了一個緊湊、緊密耦合的架構(gòu)，并擁有成熟的設(shè)計和驗證流程。

然而，晶體管的持續(xù)擴展和系統(tǒng)復雜度的增加推動了這一方法的極限?，F(xiàn)代芯片體積不斷擴大，最先進的工藝節(jié)點變得更昂貴且對良率敏感。因此，在單一芯片上制造高性能芯片的所有常規(guī)功能可能會帶來顯著的成本、風險和靈活性不足。

在過去十年左右，基于芯片組的架構(gòu)開始在市場上獲得關(guān)注。系統(tǒng)不是將所有組件集成到一個大型芯片上，而是被劃分為多個較小的芯片組——廣義上稱為芯片組——每個芯片組針對特定功能進行優(yōu)化。芯片組單獨制造，隨后通過先進的互連技術(shù)（如2.5D封裝和三維疊加）組裝成單一封裝。

芯片組承諾更高的靈活性、更快的上市時間和降低成本，但它們也帶來了新的復雜性。因此，芯片組并非適合所有應(yīng)用。什么時候轉(zhuǎn)向芯片組設(shè)計更合理？在哪些情況下，單體設(shè)計是更好的做法？為什么？本文旨在解答這些問題，為工程師提供幫助他們自行決策的見解。

芯片設(shè)計師何時、何地及為何采用芯片組

選擇芯片組設(shè)計的主要因素在于硅面積和成本。

在最先進的芯片中，尤其是數(shù)據(jù)中心和人工智能（AI）中使用的芯片，單芯片所需的硅片面積可能接近甚至超過現(xiàn)代光刻工具的十字線極限。準星極限由現(xiàn)今300毫米光刻所用光罩面積定義，尺寸為26×33毫米。這意味著單個單片芯片通常不能制造到大約858 mm²。

超過這一閾值，單體整合變得不可行。而且在之前，更大的模具更容易出現(xiàn)缺陷，這會降低良率并推高成本。單個故障可能危及整個芯片，導致巨額成本。

芯片尺寸與采用芯片組最關(guān)鍵的經(jīng)濟原因密切相關(guān)：硅的成本。在5納米或3納米等先進節(jié)點制造大型單片芯片，成本比更成熟節(jié)點高出成倍，原因是工藝復雜性和良率降低。高級節(jié)點需要更復雜的光刻工藝、額外的工藝步驟和更高的掩膜套裝。這些因素增加了基礎(chǔ)制造成本——甚至在考慮良率之前。

當硅芯片體積較大時，這些成本因低良率而進一步放大。芯片中含有一個或多個缺陷的概率隨著整體硅面積的增加而增加。芯片越大，芯片有很大一部分無法正常工作的風險就越大。不可避免地，這些無效的硅芯片必須被丟棄。

基于芯片組的設(shè)計通過將功能分布在更小的芯片上，避免了這一問題，而這些芯片在統(tǒng)計上更有可能無缺陷。最終包裝中只有已知良好的模具。實際上，芯片組的良率可超過50%，而大型單片設(shè)計中面積相近的產(chǎn)能率可能低于30%（見圖1）。

1. 隨著芯片面積的增加，基于芯片組的設(shè)計始終比單片芯片獲得更高的良率（D0 = 缺陷密度）。

另一個重要驅(qū)動因素是異構(gòu)積分。許多復雜系統(tǒng)包含了需求截然不同的功能，例如高速數(shù)字邏輯、片上存儲器、專用加速器和低功耗模擬接口。這些模塊通常在不同的工藝節(jié)點上表現(xiàn)最佳或最具成本效益。但在單體設(shè)計中，IP的所有構(gòu)建模塊必須在同一基底和工藝上實現(xiàn)，常常導致性能或成本的妥協(xié)。

然而，芯片組架構(gòu)允許每個子系統(tǒng)在最適合該任務(wù)的工藝節(jié)點上制造，然后在封裝層面集成。來自舊設(shè)計的經(jīng)過驗證的IP模塊，如模擬前端，可以保留原樣，而只有關(guān)鍵數(shù)字邏輯更新到新節(jié)點，從而降低開發(fā)時間和風險。

芯片組還在架構(gòu)層面引入了模塊化和可重復使用性。芯片組一旦驗證和鑒定，就可以在多種設(shè)計中重復使用，而無需重復完整的設(shè)計和驗證周期。因此，工程師在更新系統(tǒng)功能或升級芯片設(shè)計以針對不同性能或功能配置時，可以更快地工作。這種方法也降低了為大型客戶打造定制硅片的門檻。

最后，芯片組架構(gòu)在可擴展性方面具有優(yōu)勢。通過集成額外的芯片組，可以增加新功能，而無需重新設(shè)計整個系統(tǒng)。如果設(shè)計問題發(fā)生在單個模塊中，只需重做或重新鑒定該芯片組，從而降低風險并加快開發(fā)速度，相較于單體流程中的全芯片重做。

這些優(yōu)勢與行業(yè)日益增長的愿景相契合，即開發(fā)可現(xiàn)成采購的標準化芯片組，從而加快上市時間、降低開發(fā)成本，并打造具競爭力的即插即用組件生態(tài)系統(tǒng)。

為什么單片芯片設(shè)計仍然是行業(yè)標準

盡管芯片組架構(gòu)日益受到關(guān)注，單片ASIC在許多情況下仍被青睞。

主要原因是架構(gòu)上的簡潔性：將所有功能集成到一塊芯片上，避免了芯片組分區(qū)帶來的額外設(shè)計、測試和封裝復雜性。此外，工程師在設(shè)計SoC方面有數(shù)十年的經(jīng)驗，他們知道在驗證和測試時該關(guān)注什么。他們還能使用成熟的電子設(shè)計自動化（EDA）工具，有助于降低單片芯片開發(fā)的困難。

此外，測試過程更為簡單。單體設(shè)計受益于既有的為測試設(shè)計（DFT）方法，并由現(xiàn)有工具支持。所有功能都集中在一個芯片上，因此無需協(xié)調(diào)芯片間的測試或考慮互連中潛在的故障模式。這使得系統(tǒng)級驗證比基于芯片組的設(shè)計更為簡潔和可預(yù)測。

單片芯片設(shè)計還實現(xiàn)了功能模塊之間的緊密集成，最大限度地減少了互連延遲并最大化帶寬。對于時間限制嚴格的系統(tǒng)——即緊耦合計算核心之間，或處理器核心與共享內(nèi)存塊之間需要低延遲通信——即使是極小的延遲也會降低性能。在這種情況下，單個骰子上方塊的物理接近性仍是關(guān)鍵優(yōu)勢。

此外，基于芯片組的方法帶來了系統(tǒng)層面的不確定性，行業(yè)仍在不斷解決這些問題。挑戰(zhàn)包括建立包裝技術(shù)標準，以及確保在熱應(yīng)力和機械應(yīng)力下的長期可靠性，這兩項領(lǐng)域仍處于活躍發(fā)展階段。

測試也需要創(chuàng)新。雖然芯片組經(jīng)過嚴格測試，但放入包裝后可能表現(xiàn)不相同。單獨訪問芯片組進行測試也可能帶來困難，尤其是在硅芯片放置在三維堆棧中時。

因此，對于不推動芯片面積限制或不需異構(gòu)集成的系統(tǒng)，單片設(shè)計的簡單性可能超過芯片組所提供的模塊化和靈活性。

慎選：芯片組帶來的工程挑戰(zhàn)

雖然單片集成在許多情境下仍是更直接的選擇，但芯片組的潛在優(yōu)勢可能因此需要額外的復雜性。但如果決定轉(zhuǎn)向基于芯片組的架構(gòu)，將面臨一系列新的工程挑戰(zhàn)。

一個關(guān)鍵考慮因素是劃分策略（見圖2）。換句話說，哪些功能模塊可以在不犧牲延遲、帶寬或時序的情況下被隔離？

2. 傳統(tǒng)SoC中的邏輯、內(nèi)存、模擬及其他功能模塊被劃分為芯片組并重新組裝成單一封裝，實現(xiàn)異構(gòu)集成和提高良率。

第一步是評估劃分的技術(shù)可行性。需要嚴格時序或高帶寬的功能模塊，通常難以分離，否則會引入不可接受的延遲。相比之下，交互有限的模塊，如模擬與數(shù)字邏輯或獨立加速器，通常更適合放置在獨立芯片上。

另一個重要因素是優(yōu)化設(shè)計中不同工藝節(jié)點。例如，模擬電路通常在更成熟的節(jié)點上發(fā)揮最佳性能，而數(shù)字磁芯則受益于先進的晶體管縮放。將這些模塊拆分到芯片組中，可以在最能產(chǎn)生影響的地方使用先進工藝技術(shù)，而無需將相關(guān)成本應(yīng)用于整個設(shè)計。

然而，分區(qū)不可避免地增加了測試和驗證的復雜性。每個芯片組必須獨立驗證，并且作為組裝系統(tǒng)的一部分進行驗證，包括芯片組間連接。設(shè)計者可能需要在芯片和封裝層面同時插入測試邏輯，并且可能需要為單個芯片單獨供電，使得功率傳輸比單片流更復雜。此外，芯片對芯片互連引入了新的失效模式和驗證挑戰(zhàn)，這些問題仍在行業(yè)內(nèi)不斷探索。

芯片設(shè)計師還需要新的軟件工具來應(yīng)對基于芯片組設(shè)計的復雜性。雖然芯片組可以像其他單片芯片一樣設(shè)計，但作為一個整體系統(tǒng)來全面檢查整個設(shè)計仍然很有挑戰(zhàn)性。因此，盡管支持在不斷提升，芯片組設(shè)計、系統(tǒng)級測試建模標準、互連仿真和熱成像等EDA工具的穩(wěn)定性尚未達到單片設(shè)計的水平。

通用芯片互連快遞（UCIe）及其他標準旨在簡化多芯片集成。但這些標準在實際應(yīng)用，尤其是在汽車等領(lǐng)域，依然艱難。

在這種情況下，機械可靠性和封裝的嚴格要求常與標準接口假設(shè)相沖突。例如，當前規(guī)范允許通過基板垂直連接，但由于機械應(yīng)力和長期耐用性的擔憂，這在高可靠性系統(tǒng)中不可行。

這些標準不僅解決物理和協(xié)議層面的互作性，還在不斷發(fā)展以支持系統(tǒng)層級要求，如安全性、保障性和可測試性。

此外，熱量和物理限制也會影響芯片組在封裝內(nèi)的布局。功率可以更有效地在芯片組系統(tǒng)中分配，在某些情況下可能簡化冷卻工作。但要充分利用這一點，還需要精心布置和布線。

例如，熱點會降低系統(tǒng)性能。在擁堵區(qū)域內(nèi)路由信號和電力可能導致互聯(lián)路徑變長，這也可能帶來影響。同時，物理布局限制，如有限的基底路由資源，可能限制芯片組的定位和連接方式。

芯片組今天最有意義的地方——以及不合適的地方

那么，如何在單芯片集成和芯片組集成之間做出決定？最終，決策取決于應(yīng)用的具體情況：性能要求、系統(tǒng)復雜性、封裝限制、成本敏感性和資格認證要求都會影響最優(yōu)架構(gòu)。

在數(shù)據(jù)中心和高性能計算等領(lǐng)域，使用芯片組已成為越來越多的標準程序。這些系統(tǒng)通常需要較大的芯片面積來容納計算和內(nèi)存子系統(tǒng)，這會挑戰(zhàn)準星極限，增加當量損失的風險。

芯片組允許計算和內(nèi)存塊分散到多個芯片塊上，每個芯片可能構(gòu)建在不同的節(jié)點上，并且更有效地分散熱負載。分區(qū)還允許在多個系統(tǒng)配置中重復使用經(jīng)過驗證的組件。

芯片組集成在汽車先進駕駛輔助系統(tǒng)（ADAS）和自主計算平臺（見圖3）中也持續(xù)受到關(guān)注。這些系統(tǒng)通常需要大型、異構(gòu)的SoC，且具有嚴格的可靠性要求。

3. 汽車系統(tǒng)中的芯片組集成支持可擴展性、更快的開發(fā)和提升可靠性。

芯片組可以通過隔離關(guān)鍵功能來幫助獨立芯片，并允許子系統(tǒng)在最終組裝前獨立測試。例如，工程師可以在高性能SoC中集成重復的計算芯片組，以相互監(jiān)控故障，或在其中一個芯片故障時無縫接管。

目前，芯片組在汽車行業(yè)中仍然相對罕見，因為像UCIe這樣的標準還處于開發(fā)初期階段。它們在機械穩(wěn)健性、熱應(yīng)力或長期可靠性方面尚未得到廣泛驗證。

相比之下，其他市場即使在復雜度極高的情況下，仍然偏好整體整合。例如，在金融系統(tǒng)中，延遲是主要關(guān)注點。即使是芯片間通信引入的微秒級延遲也存在問題。在該領(lǐng)域，盡管成本較高，大型單片芯片仍是首選架構(gòu)，因為它們提供穩(wěn)定的性能并最小化緊耦合功能模塊之間的通信延遲。

移動和物聯(lián)網(wǎng)設(shè)備通常也偏好單體集成，因為它們優(yōu)先考慮最小體積、低功耗和緊密集成的功能。這些要求使得芯片組封裝的復雜性變得不合理。

隨著封裝標準的成熟和系統(tǒng)級鑒定流程的演進，芯片組可能在新領(lǐng)域帶來新興的優(yōu)勢。例如，在航空航天行業(yè)，容錯通常通過在系統(tǒng)層面使用多個冗余芯片來實現(xiàn)。通過將冗余集成芯片組，可能降低系統(tǒng)復雜度并提高效率，同時保持魯棒性。

芯片組會成為芯片制造的新標準嗎？

歸根結(jié)底，芯片組是芯片設(shè)計工具箱中的另一個工具。從單片芯片設(shè)計向多芯片架構(gòu)的轉(zhuǎn)變，完全是關(guān)于在設(shè)計限制、應(yīng)用需求和技術(shù)成熟度所塑造的權(quán)衡之間取得平衡。

當系統(tǒng)突破芯片尺寸限制、需要異構(gòu)集成，或受益于模塊化和重復使用時，芯片組提供了顯著優(yōu)勢。在這種情況下，選擇性地使用高級節(jié)點并更靈活地迭代的能力，可以抵消分區(qū)帶來的額外復雜性。

此外，這一轉(zhuǎn)變得到了包裝和基底技術(shù)進步的支持。介質(zhì)器材料、凸起間距和布線密度的創(chuàng)新，使得芯片組可以更靠近，從而實現(xiàn)更高的帶寬、更低的比特能量和減少寄生效應(yīng)。

同時，當簡潔性、延遲和緊密耦合功能至關(guān)重要時，單體集成仍然是首選選擇。成熟的設(shè)計流程、成熟的工具和可預(yù)測的性能繼續(xù)使單片ASIC成為高效的解決方案，尤其適用于小型、低功耗或延遲關(guān)鍵的應(yīng)用。

芯片組會在未來五到十年內(nèi)成為默認集成策略嗎？不太可能。芯片組代表一種互補的架構(gòu)策略，而非所有設(shè)計方法的替代品。未來幾年，單片式和芯片組方法將繼續(xù)共存，每種方法均根據(jù)所建系統(tǒng)的具體需求進行選擇。