核心要點

1. 背面供電技術可緩解先進制程節點的布線擁堵問題，為芯片性能提升提供多種可行方案

2. 該技術也帶來了通孔對準、互連工藝等一系列新挑戰

3. 前沿晶圓代工廠已取得實質性進展，均計劃在 2 納米及以下制程中推出背面供電網絡（BPDN）

背面供電網絡從晶圓下方為前沿晶體管直接供電，這一架構革新不僅能提升處理器性能、大幅降低功耗損失，還能提高電源效率。但背面供電網絡的落地，需要全新的制造策略支撐：既要實現硅晶圓的深度減薄、納米級通孔與晶體管源漏極的精準對準，也需要通過新的建模方法，降低因發熱晶體管被夾在正面和背面互連堆疊層之間而產生的熱損耗。

盡管挑戰重重，頭部集成電路制造商已取得顯著進展，尤其是在鰭式場效應晶體管（finFET）向納米片場效應晶體管（nanosheet FET）近乎同步轉型的背景下。英特爾近期已將采用絲帶場效應晶體管（RibbonFET）和 PowerVia 背面供電技術的 18A 制程投入量產。三星早在 2022 年就在 3 納米制程中采用全環繞柵極（GAA）晶體管，是該領域的早期先行者，其計劃在 2 納米制程（SF2）中引入背面供電技術。臺積電則表示，將在 2 納米制程（N2）中首次推出全環繞柵極技術，隨后在 16 埃制程（A16）中落地超級電源軌技術。

圖 1：掃描電鏡圖像展示 PowerVia 背面供電連接細節 來源：英特爾

背面供電網絡（BSPDN）將電源柵格重新布局在晶圓背面，使其不再與正面的信號線路爭奪布局空間，一舉解決了邏輯器件歷經多代演進積累的諸多問題，其中最突出的就是制約性能和電源效率的高紅外壓降（電壓驟降）問題。在傳統架構中，電力需從頂層后端金屬層出發，穿過 15 層及以上的金屬層和高阻通孔，才能抵達晶體管接觸層，這一過程會造成巨大的功耗損失。

背面供電網絡可將電壓降降低 30%，大幅提升電源完整性。同時，由于信號與電力線路分離，芯片正面互連層的金屬節距可適當放寬，從而降低光刻成本。

這項技術的優勢遠不止于此。新思科技邏輯庫知識產權首席產品經理安德魯?阿普比表示：“背面供電技術與全環繞柵極器件的垂直結構天然契合，相較于正面通孔堆疊，能為晶體管源極提供更直接、電阻更低的供電路徑。將電源布線從正面金屬堆疊層中移除后，更多布線資源可用于信號傳輸，據報道，嵌入式存儲器的單元密度可提升 5% 至 10%。”

采用背面供電技術還能進一步降低光刻和刻蝕工藝的負擔。英特爾互連與存儲技術集成副總裁兼總監凱文?費舍爾表示：“互連層的成本通常會隨節距縮小而上升，在信號線數量不變的情況下，放寬節距縮放要求，意味著單根信號線的成本會降低。例如英特爾 18A 制程就利用這一特點，通過對下層金屬層進行單次直接圖案化工藝降低成本，使掩模版數量和工藝步驟均減少 40% 以上。”

背面供電技術的核心挑戰

對于人工智能加速器、游戲芯片、圖形處理器這類對功率要求高、功耗變化快的工作負載，背面供電技術至關重要。

IBM 研究院技術成熟度與數字化轉型總監丹?德謝恩解釋道：“該技術的最大優勢體現在兩方面：一是可利用背面放寬節距的金屬布線實現供電，降低紅外壓降，擺脫正面窄節距布線的限制；二是將供電資源從正面移除后，能釋放更多正面布線資源，提升布線能力和面積利用率。”

其性能提升效果十分顯著。德謝恩表示：“已有公開報告顯示，背面供電網絡可使紅外壓降降低 20% 至 30%、最高頻率提升 2% 至 6%、核心面積縮小 5% 至 15%，且面積利用率超 90%，這與 IBM 的內部基準測試結果一致。”

但在這些巨大優勢背后，是全新的制造挑戰。規模化落地背面供電網絡方案，必須實現背面金屬層與正面晶體管尺寸的高精度對準。由于背面制程需在晶圓深度減薄后進行，而減薄過程會引發晶圓翹曲，因此要實現嚴格的套刻控制，就需要采用透明對準標記，甚至可能需要增設連接焊盤。

目前行業尚未明確，背面供電技術會對高功耗芯片的散熱產生多大影響，尤其是圖形處理器這類持續高負載運行的芯片。但行業專家已明確，背面供電架構下的芯片熱環境會進一步惡化。

比利時微電子研究中心（imec）項目總監詹姆斯?邁爾斯表示：“熱熱點可能會變得更小、溫度更高，需要設計人員重點關注。其具體影響雖取決于設計場景，但我們對云服務器中央處理器片上系統的高分辨率熱仿真顯示，背面供電網絡引發的局部熱損耗最高可達 14℃。可通過設計技術協同優化（DTCO）層面的措施緩解這一問題，例如最大化背面供電網絡的金屬密度以實現局部熱擴散，或增加正面后端工藝的通孔密度以降低與冷卻裝置之間的熱阻。”

關鍵工藝步驟 —— 減薄、鍵合、對準

背面供電技術可對不同金屬層進行優化制造：晶圓背面采用寬線寬金屬層實現電源和接地，正面則用細線寬金屬層傳輸信號。在傳統正面共布架構中，早期互連層需要更昂貴的光刻步驟。

目前至少有三種不同的工藝集成流程可行，本文將以英特爾的流程（見圖 2）為例展開介紹，該流程也是首個實現市場化落地的方案。

圖 2：先制作晶體管和電源通孔（a），再完成正面多層金屬化和介質密封（b），隨后與硅載片鍵合（c），最后進行背面供電工藝處理 來源：英特爾

英特爾 PowerVia 工藝的核心流程為：在制造 N 型和 P 型晶體管的同時，提前制作電源通孔，這類通孔可采用銅材質，也可選用釕等電阻更低的金屬。接下來制作后端金屬堆疊層，然后沉積一層保護性密封介質層。之后將晶圓翻轉，與硅載片鍵合，該載片經過導熱性優化，可輔助芯片散熱。

在硅載片的支撐下，通過晶圓研磨工藝將器件晶圓從原始的 700 微米以上厚度，深度減薄至 1-3 微米，再通過化學機械拋光（CMP）甚至干法刻蝕工藝實現精細平坦化，至此晶圓即可進入背面互連制程，制作兩層及以上的金屬化層。

邁爾斯總結了背面供電網絡面臨的三大核心挑戰：“第一，需對硅襯底進行近乎完全的減薄，才能從晶圓背面實現器件接觸，這就需要將完成前端制程的晶圓正面與另一塊載片鍵合，再對晶圓背面進行研磨或拋光，且研磨和拋光工藝需在整個晶圓范圍內保持均勻，為后續光刻和其他工藝步驟提供平整的起始表面。第二，需實現背面金屬層與正面晶體管源漏極接觸點的精準對準，同時避免與中間的溝道或柵極區域短路，這要求對晶圓背面的光刻工藝進行嚴格的套刻控制。第三，在熱預算受限的前提下，實現從晶圓背面到源漏極的低電阻接觸 —— 因為晶圓正面已存在銅金屬層，高溫工藝會造成不良影響。”

鍵合材料的選擇至關重要，直接影響堆疊層的散熱效率。邁爾斯表示：“鍵合用介質會增加散熱過程中的熱阻，因此需要謹慎選擇材料。”

晶圓背面研磨和化學機械拋光工藝需實現極高的晶圓內均勻性，晶圓厚度將從 775 微米被研磨至數十微米。這種大幅減薄工藝會導致晶圓嚴重變形，因此計量和光刻工藝必須逐芯進行補償。晶圓代工廠正通過制作金屬對準標記，來精準定位晶體管位置。硅對紅外線具有半透明特性，因此光刻掃描儀可利用紅外線照亮金屬對準標記。盡管如此，在大規模量產中，逐芯補償仍是一項耗時的工序，上述工藝的套刻容差要求約為 10 納米。

要實現如此嚴苛的指標，必須融合多種全新工藝策略。費舍爾表示：“我們通過先進的研磨 / 化學機械拋光 / 等離子體減薄工藝、臨時載片，以及嚴格的翹曲度和總厚度變化（TTV）控制，解決了晶圓減薄帶來的機械風險；通過雙面對準、專用正面對準標記、設計化刻蝕停止層，以及針對器件 / 中間制程堆疊層優化的通孔中置式集成方案，提升了背面對正面的對準和套刻精度。”

此外，器件晶圓還會承受晶圓鍵合和深度減薄帶來的應力。邁爾斯表示：“鍵合和后續的背面減薄工藝會產生應力并導致晶圓翹曲，這種現象在晶圓邊緣尤為明顯，這種變形會為背面通孔、金屬層與正面器件特征的高精度均勻對準帶來挑戰。”

而這一切工藝操作，都必須在保證 2 納米晶體管性能的前提下完成。費舍爾表示：“全環繞柵極納米片晶體管與背面供電網絡必須進行協同設計，因為全環繞柵極器件的堆疊結構直接決定了背面電源通孔的‘連接靶位’和工藝窗口。我們通過背面介質襯層、深槽隔離技術，以及優化的阱區 / 淺槽隔離和摻雜方案，解決漏電和隔離問題；通過定制化的勢壘 / 襯層和金屬填充工藝、考慮電遷移的設計規則，以及優化的熱處理工藝，實現低電阻、高可靠性的電源軌和通孔；通過分階段部署（如在前期制程中驗證）、密集的在線檢測，以及更耐偏差的設計技術協同優化驅動型布局，提升良率并降低缺陷率。”

除了這些核心制造問題，背面供電網絡還會對芯片設計流程產生重要影響。

背面供電技術對設計的影響

在晶圓背面增設電源柵格，最直接的效果就是大幅緩解正面的布線擁堵。新思科技數字實現首席產品經理吉姆?舒爾茨表示：“從布局布線的角度來看，布線擁堵已成為先進制程節點的核心問題。盡管晶體管尺寸微縮能在單位平方毫米內集成更多柵極（及功能），但通過信號線實現各器件的連接卻變得愈發困難，往往會引發布線擁堵。將電源和信號布線分離，不僅能緩解擁堵、縮短信號路徑，還能降低寄生電阻和電容，這對靜態隨機存取存儲器、寄存器堆等高速知識產權模塊十分有利。”

如前所述，采用背面供電技術對芯片設計的影響主要集中在布局布線環節。IBM 的德謝恩表示：“我們已對行業標準的布局布線流程進行修改，能夠對多種架構的背面供電網絡進行仿真。例如在布局規劃階段跳過電源布線步驟，或將電源布線限定在預定義的背面金屬層。”

建模技術在這一過程中扮演著關鍵角色。費舍爾表示：“我們通過協同仿真和材料 / 堆疊層選擇，對新增背面堆疊層帶來的熱效應和應力效應進行建模與優化；同時通過分階段部署、密集的在線檢測，以及更耐偏差的設計技術協同優化驅動型布局，提升良率并降低缺陷率。”

背面供電技術的落地方式和時間，取決于關鍵的風險管理策略。英特爾在推進背面供電方案之初就認為，該架構的成本更高、復雜度也更大。但 IBM 的德謝恩表示：“對于高性能計算應用而言，其性能提升帶來的收益，將超過工藝和成本方面的風險。”

此外，盡管背面供電網絡最初被設計為無源電氣結構，但為晶圓背面增加功能模塊能帶來顯著優勢。舒爾茨表示：“時鐘樹網絡通常是芯片上最關鍵的布線網絡，為了實現低延遲的時鐘信號傳輸，其布線通常會選用電阻最低的金屬層，而背面金屬層也可用于這類關鍵時鐘信號的傳輸。” 他還指出，由于電子設計自動化工具不再需要解決布線擁堵問題，布局布線階段的耗時將大幅縮短。

將電源柵格移至晶圓背面的一個弊端，是產生的耦合噪聲可能會影響正面的敏感信號。在電源與信號線共布的架構中，電源線能為信號線提供天然的屏蔽保護。邁爾斯表示：“失去附近的電源 / 接地層后，敏感信號的屏蔽將變得更具挑戰性。但我們可將時鐘信號等部分長距離信號移至背面，使其更好地與正面的干擾源隔離。”

設計人員也在采取各類措施，補償晶圓上的熱熱點問題 —— 而背面供電網絡會讓這一問題進一步惡化。

熱分析

如今，晶體管的正面被前端互連堆疊層包裹，背面則是后端供電堆疊層，發熱器件如同被夾在 “三明治” 中間。比利時微電子研究中心的仿真結果顯示，背面供電網絡架構下的芯片峰值溫度，比傳統正面供電網絡高出 14℃。

硅襯基本身作為非金屬，是一種性能優異的散熱材料（硅的熱導率為 140 瓦 / 米?開，而二氧化硅僅為 1.4 瓦 / 米?開），但在背面減薄工藝中，襯底被大量去除，導致熱擴散能力大幅下降。比利時微電子研究中心熱建模與表征研發團隊負責人、技術骨干赫爾曼?奧普林斯表示：“熱損耗主要源于硅襯底的減薄甚至移除，這會導致橫向熱擴散能力降低；同時，在通往冷卻裝置的主要熱路徑中，硅載片和鍵合界面的存在也會增加熱阻。”

陽明交通大學的鄭俊哲指出：“芯片冷卻系統與有源器件層之間的熱阻大幅增加，導致背面供電網絡的熱完整性受損。這種熱阻增加主要源于三方面：后端工藝層本身的高熱阻、晶圓背面制程中引入的額外混合鍵合層，以及背面供電網絡技術固有的晶圓減薄效應。”

鄭俊哲及其團隊的研究表明，背面供電網絡結構的芯片溫度高于正面供電網絡，在封裝層面尤為明顯 —— 該層面的散熱面臨更大阻礙。當襯底厚度減薄至 300 納米以下時，芯片的自熱效應會加劇。在傳統倒裝芯片封裝中，正面供電網絡的散熱路徑為：晶體管→體硅晶圓→熱界面材料→散熱器，部分熱量也會從后端堆疊層向下傳遞至硅中介層，再散至印刷電路板。該研究團隊的仿真顯示，正面供電網絡架構下的芯片最高溫度為 57℃。

而在背面供電網絡架構中，芯片的朝向被翻轉，向頂層散發的熱量需穿過鍵合層、熱界面材料才能抵達散熱器，這一路徑成為主要散熱通道；向下的散熱路徑則為：背面互連層→硅中介層→印刷電路板。該團隊的仿真結果顯示，背面供電網絡架構下的芯片最高溫度達 80℃。

目前行業廣泛采用有限元建模（FEM）仿真，在芯片設計、布局規劃、封裝和散熱器設計等各個階段預測電子封裝的熱性能。盡管在正面供電網絡的單片芯片封裝中，采用簡單的平均特性建模往往能取得良好效果，但對于背面供電網絡和三維封裝，行業需要更精準的建模方法。

為簡化復雜的熱仿真過程，IBM 研發了一種基于機器學習的模型，僅通過后端工藝的布局設計、金屬層高度和材料特性，就能快速預測跨多個數量級尺度的后端堆疊層熱阻。前 IBM 硬件工程師（現任職于微軟）普拉布德亞?喬杜里表示：“三維堆疊結構中，底層芯片的晶體管產生的熱量，需要穿過其上方所有鍵合芯片的后端工藝層，以及芯片間的鍵合層。” 該團隊還指出，隨著每一代制程節點的演進，晶體管和功率密度不斷提升，將進一步加劇熱管理的難度。

這款基于卷積神經網絡的機器學習模型，將芯片設計與局部功率密度、工作負載和材料特性關聯起來。該方法利用不同后端工藝布局的有限元建模仿真數據集，通過自動化方式完成 80% 的模型訓練和 20% 的結果驗證，可對 1×1 微米或 3×3 微米的芯片區域進行熱阻預測，預測結果將導入有限元求解器，用于芯片和封裝層面的仿真。與傳統模型相比，該模型能在極短時間內輸出高精度的熱阻預測結果。

下一代技術：直接連接

背面供電技術的落地存在多種方案，各大企業目前研發的下一代技術為直接連接—— 讓納米級通孔與晶體管源漏極直接接觸。該方案的各項容差要求將進一步收緊，但能為處理器帶來最大幅度的頻率提升、密度優化和電源效率改善，其中一項重大挑戰是實現 3 納米的套刻容差要求。

結語

在 2 納米制程中引入背面供電網絡，是半導體行業的一項重大突破，它解決了長期存在的電壓損耗問題 —— 這一問題曾嚴重制約高性能計算的性能和能效，同時也緩解了布線擁堵難題，而在復雜的布局布線流程中，布線擁堵曾耗費大量工程時間。

但背面供電網絡也要求晶圓廠具備全新的工藝能力：例如能實現晶圓深度減薄的研磨、化學機械拋光和刻蝕設備，以及能在 300 毫米晶圓上實現極高平坦度和均勻性的晶圓鍵合工藝。目前各大企業正研發導熱性更優異的材料，以替代傳統的二氧化硅用于晶圓鍵合。

其中最難實現的技術難點包括：實現背面互連層與正面通孔的精準對準、避免過度拋光影響寄生效應和芯片良率、厘清熱影響機制并讓設計人員能針對全新散熱路徑下的熱熱點進行優化。未來當互補場效應晶體管（CFET）取代納米片全環繞柵極晶體管時，背面供電網絡還將面臨更多的集成挑戰。但從背面供電技術和三維集成技術的發展趨勢來看，行業顯然需要創新的全新冷卻方案，例如在芯片各層內部引入冷卻介質。

參考文獻

1. 費舍爾等，《采用絲帶場效應晶體管（全環繞柵極）和 PowerVia 背面供電技術的英特爾 18A 平臺技術，面向先進高性能計算》，2025 年超大規模集成電路技術與電路研討會，日本京都，2025，第 1-3 頁

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3. 鄭俊哲、許銘彬、王丞昱、鄭立恒、陳冠寧，《從芯片到封裝層面的背面 / 正面供電網絡熱性能分析》，2025 年 IEEE 國際互連技術會議，韓國釜山，2025，第 1-3 頁

4. 喬杜里等，《背面供電和芯粒架構中后端工藝層熱阻的快速高精度機器學習預測》，2025 年第 75 屆      IEEE 電子元件與技術會議，美國達拉斯，2025，第 1577-1582 頁