核心要點

• 晶體管性能持續(xù)提升，但互連線因尺寸縮小、芯片變大，問題愈發(fā)嚴(yán)重。

• 緩解手段有限，布局規(guī)劃（Floorplan） 影響最大，當(dāng)前分析工具精度不足。

• 背面供電、3D 集成可短期緩解，新材料方案尚遙不可及。

每一代半導(dǎo)體工藝，人們總聚焦晶體管更快、功耗更低，卻極少提及互連線（導(dǎo)線）。如今，互連線延遲、功耗占比劇增，已成為先進(jìn)工藝的核心瓶頸。

一、物理瓶頸：尺寸越小，互連線越糟

西門子 EDA 應(yīng)用工程顧問 Pavan Kumar Ram：

“互連線已成為制約延遲、壓降、供電與布線擁堵的主因。晶體管隨工藝縮小而變強，但連接它們的導(dǎo)線幾乎無改善。電阻與長度成正比、與截面積成反比 —— 先進(jìn)工藝下導(dǎo)線變細(xì)、密度飆升，電阻、電容激增，信號延遲、IR 壓降加劇。線距縮小、走線變長、電流密度升高，進(jìn)一步引發(fā)熱與可靠性問題。”

楷登電子（Cadence）硅解決方案院士 Gopi Ranganathan：

“從 FinFET 到環(huán)繞柵極（GAA）再到 CFET，晶體管縮小帶動底層金屬（M0–M2）線寬縮減。2nm 以下工藝中，M0 電阻上升 100%–180%，M2 電阻最高增 80%。”

二、面積與延遲：互連線主導(dǎo)芯片

Arteris 產(chǎn)品管理總監(jiān) Rick Bye：

“互連線占據(jù)芯片大部分面積，不僅包括 IP 間高層長線，IP 內(nèi)部低層金屬（M0–M6）同樣占比極高。”

是德科技（Keysight EDA）產(chǎn)品管理總監(jiān) Suhail Saif：

“7nm 及以下工藝，互連線延遲超過門延遲；最先進(jìn)節(jié)點中，占比達(dá)60%–80%。晶體管性能提升 30%–40%，但 RC 延遲拖后腿 —— 優(yōu)化晶體管省納秒，互連線損耗更多。”

楷登電子 Ranganathan：

“后端（BEOL）M0–M4 互連線延遲，在關(guān)鍵時序路徑中占比達(dá)25%–30%，成為設(shè)計焦點。”

三、設(shè)計范式：從 “晶體管優(yōu)先” 到 “互連線優(yōu)先”

西門子 EDA Ram：

“現(xiàn)代設(shè)計必須優(yōu)先考慮互連線約束，尤其功耗與時序收斂。EDA 工具升級，設(shè)計師需早期介入布局、供電、擁塞、信號完整性優(yōu)化。”

1. 增加金屬層：治標(biāo)不治本

是德科技 Saif：

“加層增線可緩解擁堵，但封裝限制迫使導(dǎo)線變薄，電阻平方級上升。”

2. 縮小線距：串?dāng)_加劇

新思科技（Synopsys）產(chǎn)品管理總監(jiān) Matt Commens：

“線距縮小導(dǎo)致 ** 串?dāng)_（耦合）** 激增，高速設(shè)計尤甚，信號完整性驗證工作量大增。”

3. 布線優(yōu)化：長度決定一切

Arteris Bye：

“全局互連線長度直接影響延遲、功耗、面積；工具需最小化線長、精簡走線，帶寬決定系統(tǒng)性能 —— 過少擁堵、過多浪費面積。”

是德科技 Saif：

“高密度布線使電容暴增，跨模塊長線需繞宏單元、跨層跳轉(zhuǎn)，走線迂回、電容倍增；延遲、功耗（CV2f）同步惡化。”

4. 布局規(guī)劃：早期優(yōu)化是關(guān)鍵

是德科技 Saif：

“布局工具需精準(zhǔn)輸出線長、電阻、電容、功耗指標(biāo)，但當(dāng)前精度不足、介入太晚，需將全局 / 詳細(xì)布線分析前置到布局階段。”

Arteris Bye：

“** 線共享、虛擬通道（VC）、服務(wù)質(zhì)量（QoS）** 提升利用率，減少面積與擁堵，適配高密度布線。”

四、功耗危機：互連線功耗超 50%

互連線功耗占比飆升，核心原因：

• 長度增加→電容增大→動態(tài)功耗（CV2f）上升；

• 線距縮小→耦合電容→總電容再增；

• 晶體管功耗下降→互連線功耗占比突破50%。

楷登電子 Ranganathan：

“供電網(wǎng)絡(luò)需承受更高電流、更低壓降，采用寬金屬、連續(xù) / 分段金屬帶、背面供電等方案。背面供電可將 IR 壓降改善40%。”

背面供電：利弊并存

新思科技產(chǎn)品管理主管 Lang Lin：

“傳統(tǒng)正面供電（信號 + 電源同層），背面供電將電源移至芯片背面、信號留在正面 ——電源 / 信號隔離、噪聲耦合降低、供電空間獨立。但高電流密度導(dǎo)致散熱陷阱，熱量難散。”

Arteris Bye：

“釋放高層金屬層（M6+），緩解全局布線擁堵、減少面積損耗。”

西門子 EDA Ram：

“底層供電降低高層擁堵、穩(wěn)定電壓，但信號 / 時鐘耦合電容上升，屏蔽減少、走線更近。”

Empower Semiconductor 全球營銷高級總監(jiān) Eric Pittana：

“PCB 走線已成供電瓶頸，大電流下 IR 壓降、寄生參數(shù)惡化。背面垂直供電取代橫向損耗走線，優(yōu)化供電網(wǎng)絡(luò)（PDN），實現(xiàn)功率精準(zhǔn)高效輸送 —— 設(shè)計重心從晶體管轉(zhuǎn)向供電與互連線協(xié)同優(yōu)化。”

五、新材料與 3D：遠(yuǎn)期希望

新思科技 Commens：

“銅仍是最優(yōu)選擇，金等不現(xiàn)實。”

西門子 EDA Ram：

“需更低電阻率材料、低 k 介質(zhì)（降低耦合電容），緩解時序與串?dāng)_。”

是德科技 Saif：

“鈷、釕、石墨烯潛力大，可降電阻、改善延遲與壓降，但硅工藝集成難度高。”

3D 集成：邏輯堆疊可縮短平均線長約 30%，但僅一次性收益，工藝迭代后問題復(fù)發(fā)。

六、結(jié)論：互連線時代到來

行業(yè)長期聚焦晶體管，如今必須轉(zhuǎn)向互連線指標(biāo)（平均線長、電阻、電容），布局、分析、估算工具需全面升級。短期內(nèi)無完美方案，互連線將成為先進(jìn)工藝核心限制，全行業(yè)需協(xié)同攻堅。