人工智能（AI）已成為當今半導體擴展的工作負載。無論是在超大規模數據中心訓練基礎模型，還是在網絡邊緣執行嚴格功耗范圍的推理，人工智能都依賴于單位面積內裝入更多晶體管，同時降低每次作的功耗。

在半導體領域，更高的密度和效率等同于器件的擴展。通過平面互補金屬氧化物半導體（CMOS）器件進行傳統縮放，幾十年前就達到了物理和泄漏極限。隨后出現了FinFET，進一步擴展了摩爾定律，引入了鰭狀信道，提升了門控。但FinFETs也已達到極限。

隨著門長接近個位數納米，靜電短通道效應和泄漏再次限制了縮放。簡單來說，FinFET無法提供亞3納米邏輯所需的門控水平。

如今，半導體行業正將目光投向全環繞柵極（GAA）晶體管，將其視為延續工藝微縮的核心路徑。通過采用柵極材料從四周完全包裹溝道的結構，全環繞柵極晶體管即便在埃級尺寸下，也能最大限度降低漏電率與器件差異性。

晶體管從平面晶體管演變到FinFET再到全環柵。

全環繞柵極晶體管的結構與優勢

全環繞柵極晶體管的制備流程如下：首先垂直堆疊多層超薄硅基溝道，溝道之間由犧牲層硅鍺（SiGe）材料隔開；隨后通過選擇性刻蝕工藝去除硅鍺犧牲層，剩余的納米片溝道會被柵極介質與金屬柵極完全包裹。

這種柵極從各個角度完全環繞溝道的架構，堪稱晶體管靜電控制技術發展的終極形態 —— 這項技術始于平面器件，經鰭式場效應晶體管得以延伸，最終在全環繞柵極結構中實現了完美的全包圍柵極控制。

全環繞柵極晶體管的首要優勢，也是最核心的優勢，在于其獨特的結構能夠實現對溝道電勢的超高精度控制。隨著器件尺寸微縮，漏致閾值電壓滾降等短溝道效應的負面影響會急劇放大，而全環繞柵極結構通過柵極的全方位包裹，能夠有效抑制這類效應。同時，垂直堆疊多層納米片溝道的設計，允許工程師在不增加器件水平面積的前提下，顯著提升驅動電流。

上述特性共同賦予了全環繞柵極晶體管鰭式場效應晶體管難以企及的功耗、性能、面積與成本（PPAC）優勢。

當然，這些性能提升的背后，是器件制造復雜度的大幅增加。每一層納米片堆疊都需要經過多次外延生長、犧牲層的高精度刻蝕，以及在極窄的垂直空間內集成高介電常數柵介質與金屬柵極。由此可見，全環繞柵極晶體管的結構優勢只是其技術價值的一部分，這種全新的器件形態也重新定義了晶體管性能的瓶頸所在。

全環繞柵極晶體管面臨的全新挑戰

盡管全環繞柵極晶體管完美解決了靜電控制的難題，卻也帶來了新的性能制約因素。在平面器件中，溝道電阻是制約性能的主導因素；到了鰭式場效應晶體管階段，源極與漏極的電阻占比已與溝道電阻相當；而在全環繞柵極晶體管中，接觸電阻與源漏電阻已成為器件總電阻的主要構成部分，這直接限制了器件在特定電源電壓下的最大驅動電流。

這種轉變是多種因素共同作用的結果。為了最大限度降低串聯電阻，源極與漏極區域需要進行極高濃度的摻雜，摻雜濃度有時甚至接近硅材料本身的原子密度。

這些重摻雜區域與未摻雜的納米片溝道直接相鄰，而納米片溝道對極微量的摻雜劑擴散都高度敏感。哪怕只有少量磷或硼原子擴散進入溝道區域，都可能導致器件閾值電壓偏移、漏電率上升，并造成堆疊納米片之間的性能差異。

與此同時，去除硅鍺犧牲層以釋放納米片溝道的工藝，有可能導致硅材料界面粗糙度增加。粗糙的界面會引發載流子散射，降低載流子遷移率，進而進一步限制驅動電流。最后，金屬接觸的制備工藝會在金屬 - 半導體界面形成肖特基勢壘，這也會帶來額外的電阻損耗。

綜上所述，全環繞柵極晶體管雖然在靜電控制方面表現卓越，卻受制于全新的性能瓶頸。對于同時要求高性能與低運算功耗的人工智能及嵌入式負載而言，這種性能失衡構成了嚴峻的挑戰。

MST：賦能全環繞柵極晶體管的原子級工程技術

針對上述挑戰，一種極具前景的解決方案是Atomera的Mears硅技術（MST）。該技術通過在器件結構的特定位置引入超薄外延硅層，并嵌入部分單原子層氧，實現對摻雜劑擴散的精準控制、溝道界面的平滑處理，以及器件電阻的有效降低。

至關重要的是，MST 技術并非對晶體管結構的徹底重新設計，而是一種可嵌入現有工藝流程的技術方案 —— 它能夠充分利用器件制造中已有的外延生長步驟。因此，MST 技術與需要多次外延工藝的全環繞柵極晶體管制造流程高度兼容。

MST 技術在全環繞柵極晶體管制造中的首要作用，是充當重摻雜源漏區與未摻雜溝道之間的擴散阻擋層。溝道區域必須保持無摻雜狀態，才能確保器件開關特性的穩定性，而源漏區的摻雜劑遷移會嚴重損害器件性能。

MST 阻擋層能夠大幅抑制摻雜劑擴散，這使得制造商可以在源漏區引入更高濃度的激活摻雜劑以降低電阻，同時避免溝道區域受到污染。實驗結果表明，這種阻擋效應能夠將器件關態漏電率降低數個數量級，同時保證閾值電壓的均勻性。

此外，MST 技術還能提升溝道內的載流子遷移率。在納米片邏輯器件常見的高垂直電場環境下，界面粗糙度引發的散射是限制載流子遷移率的主導因素。得益于 MST 技術對界面質量的改善，器件的粗糙度散射效應得以減輕，在標準工作條件下載流子遷移率可提升約 15%。這種性能提升直接轉化為兩大優勢：相同電源電壓下的驅動電流提升，以及無需等比例增加功耗的開關速度提升。

MST 技術的另一項優勢在于，它能夠改變柵極堆疊結構的有效功函數。傳統全環繞柵極器件若要實現低閾值電壓特性，需要采用較厚的功函數金屬，這會限制納米片的垂直堆疊密度。而 MST 技術通過降低硅 / 高介電常數介質界面的偶極矩，無需依賴厚功函數金屬即可實現低閾值電壓。

這一改進允許在相同的垂直空間內堆疊更多納米片，從而使單位面積的驅動電流提升約 10%。

最后，MST 技術通過降低金屬 - 硅界面的肖特基勢壘高度，有效減小了接觸電阻。研究數據顯示，該技術可將勢壘高度降低 40% 以上，對應的接觸電阻整體降幅達 11%。鑒于接觸電阻已成為全環繞柵極晶體管的主要電阻來源，即便是小幅的電阻降低，也能帶來顯著的性能提升。

從超大規模計算到邊緣計算的應用價值

算力能效的提升需求，覆蓋了從超大型云數據中心到微型邊緣設備的全場景，而這些場景都面臨著相似的功耗、性能、面積與成本（PPAC）權衡取舍。

在超大規模計算領域，訓練與運行大型人工智能模型需要極高的算力密度。然而，不斷攀升的能耗與散熱需求正威脅著數據中心的可持續運營。全環繞柵極晶體管結合 MST 技術帶來的漏電率與接觸電阻降低，能夠轉化為橫跨成百上千臺服務器的兆瓦級能耗節省 —— 這正是功耗、性能、面積與成本體系中 “功耗” 維度的核心價值。

搭載 MST 技術的全環繞柵極晶體管，通過提升載流子遷移率與降低電阻來增強器件性能，進而提高單個晶體管的驅動電流。同時，該技術通過支持更薄的功函數金屬與更高密度的納米片堆疊，提升了晶體管的面積效率，從而最大化單位硅片面積的算力吞吐量。這些優勢共同作用，通過降低能耗與基礎設施成本，實現了規模化運算場景下單位運算成本的下降。

這些優化超大規模計算功耗、性能、面積與成本的技術突破，同樣適用于嵌入式與邊緣計算系統 —— 盡管這些場景面臨的約束條件截然相反。邊緣計算設備的設計人員需要在極小的封裝尺寸與有限的散熱能力下，管理毫瓦級的功耗預算，但這些設備同時又需要承擔復雜的人工智能推理與實時控制任務。

MST 技術的摻雜阻擋效應能夠保持閾值電壓的穩定性，從而提升數十億級晶體管的良率與可靠性；更低的接觸電阻與更高的載流子遷移率，意味著每瓦功耗可支持更多運算操作，直接解決了邊緣設備的功耗約束；更高的堆疊密度則在減小硅片面積、降低成本的同時，實現了更高的集成度。對于邊緣計算領域的工程師而言，這些技術優勢最終轉化為：在不超出熱功耗限制的前提下，實現更高性能的緊湊型處理器。

結語

隨著半導體行業邁入埃級工藝時代，全環繞柵極晶體管架構與原子級材料工程技術的結合，為工藝微縮提供了一條可持續的發展路徑。人工智能與邊緣計算的算力需求極為龐大，但憑借全環繞柵極晶體管與 MST 這類創新技術，半導體行業已具備了滿足這些需求的核心工具。