CDimension最近發布了一項技術，使傳統半導體晶圓廠能夠使用超薄半導體材料制造垂直集成的極小、快速且高效的“二維”晶體管陣列。它有潛力改變數字和功率器件的可能性。

據公司介紹，它已經幫助多家芯片制造商探索如何將技術應用于制造數字和模擬集成電路，這些集成電路能提供顯著更高的邏輯密度、運行速度和能效。

CDimension還為開發者提供了資源，使他們最終能夠利用相同的工藝生產垂直集成芯片，將計算、內存和電源功能統一到單一高效設備中。

BEOL工藝使原子薄膜能夠生長

公司商業化產品的核心是一種專有的低溫后端（BEOL）工藝，能夠直接生長高度均勻、原子層厚度（6納米/3原子厚）的材料薄膜，如二硫化鉬（MoS2），并直接生長到硅基板上。

該層可以通過現有的光刻工藝處理，制造出電子遷移率遠高（約400 cm2/V/s）、更低的漏電和寄生電容，以及比同等CMOS器件更寬的帶隙（2.4 eV）的晶體管（見圖1）。

1. CDimension工藝可以將極均勻、原子層厚度（6納米/3原子厚）的材料薄膜沉積到硅基板上。半導體制造商可以使用標準的CMOS工藝在處理后的晶圓上形成高性能、高效率的“二維”晶體管。

由于結構薄且無隔離井，這些晶體管的泄漏和寄生損耗明顯低于同等的CMOS晶體管。因此，CDimension的MoS2薄膜中制造的所謂二維器件內部測試顯示，晶體管級能效提升了多達1000倍。

從實驗室轉向工廠

為了幫助早期采用者探索這項技術，CDimension 提供 4 英寸和 8 英寸。硅晶圓上涂有MoS2薄膜。制造商可以利用這些晶圓，利用大多數商用150至180納米晶圓生產線上可用的標準光刻工藝，形成二維晶體管。這包括使用標準CMOS兼容金屬化層（如銅）形成的互連。

這些互連所展現的短距離和低寄生效應，有助于器件的高性能。用鉍、銻和鎳可以實現更好的歐姆接觸，但使用這些材料需要額外的工藝步驟。

CDimension表示，預計早期采用者將使用這些單層MoS2涂層晶圓生產低功耗高速MCU、存儲器及其他數字器件等元件。其他應用包括具有寬帶隙（WBG）材料諸多優勢的功率器件，如氮化鎵（GaN）和碳化硅（SiC）。

此外，公司指出該技術在射頻和傳感應用中具有良好潛力，甚至可能用于不同材料的量子計算。

3D未來？

由于膠片沉積過程在200°C下進行，可用于制造多層二維器件及其相關互連，而不會損壞已成型的器件。

根據CDimension的說法，這一能力最終將使設計師能夠開發集成多層高速/低功耗邏輯、內存及其他功能的單芯片產品，以及像MCU這樣通過極短、低阻抗互連訪問的大型片上存儲器的高密度器件（見圖2）。

2. 薄膜沉積工藝在200°C下進行，因此可用于制造多層二維器件及其相關互連，而不會損壞已形成的器件。

用于制造功率器件時，產生的晶體管可在40至45伏可靠電壓下工作，更不易受噪聲影響，且開關速度相對獨立電壓。CDimension表示，有信心這些第一代晶體管的通道長度可以調整以支持更高電壓（100伏或更低）。二維功率器件的初步應用可能包括高效、低噪聲的降壓穩壓器，尤其是GPU的。

該技術的首批商業應用預計將在2026年中期上市，最可能是集成內存和電源管理單元（PMU）的小型MCU，用于高性能CPU、GPU和SoC。