核心要點：

• 數(shù)字邏輯的演進仍能帶來顯著收益，更低功耗尤為突出。

• 多芯片封裝將成為主流方案，且大部分電路不會采用 2 納米及以下制程。

• 這類系統(tǒng)本質上更具靈活性，但優(yōu)化功耗、性能、面積 / 成本（PPA/C）所需權衡的數(shù)量與復雜度正不斷提升。

2 納米及更先進制程的推出，需要全新的功耗與散熱管理方案，同時也將為設計帶來更高靈活性，為提升性能和優(yōu)化成本提供更多選擇。功耗、性能、面積 / 成本仍是芯片制造商關注的核心指標，但各指標的權重分配與實現(xiàn)方式差異顯著。過去，芯片市場分為兩類：智能手機等移動設備使用的超低功耗芯片，以及面向服務器和高性能臺式工作站的芯片。而隨著人工智能滲透到幾乎所有電子設備，應用場景正變得更加細分和精準。不同芯片制造商或系統(tǒng)供應商針對不同數(shù)據(jù)類型或工作負載的最佳處理單元可能截然不同；此外，受電網(wǎng)限制、關鍵元器件或材料供應不穩(wěn)定且難以預測，以及地緣政治法規(guī)等因素影響，在某一地區(qū)適用的方案在另一地區(qū)可能無法推行。

將芯片拆解為多芯片封裝結構，可優(yōu)先保障不同處理器和功能模塊的優(yōu)先級，同時在非關鍵元器件短缺時簡化應急方案。無需將所有組件都集成到采用最先進制程、基于光刻版尺寸的系統(tǒng)級芯片（SoC）中，而是可根據(jù)實際需求為不同芯片選擇合適的制程。

對于部分邏輯電路而言，縮小元件尺寸仍至關重要，但采用最先進制程的部分在整體設計中的占比正逐漸降低。另一方面，只要處理器與內存間的數(shù)據(jù)傳輸速度足以應對爆炸式增長的人工智能數(shù)據(jù)量，就能通過增加芯粒（chiplet）形式的晶體管來提升性能。

“具體到 2 納米制程，這類復雜集成系統(tǒng)中可能僅有少數(shù)部分會采用這一最先進技術節(jié)點，” 泛林集團（Lam Research）企業(yè)副總裁大衛(wèi)?弗里德（David Fried）表示，“最終核心是優(yōu)化 —— 為系統(tǒng)的每個元件選擇最優(yōu)技術。過去，我們針對所有組件的單片集成優(yōu)化功耗、性能、面積和成本；而先進封裝技術則讓我們能夠針對各個子系統(tǒng)分別優(yōu)化這些指標。其結果通常是通過異構集成將不同技術整合在一起，芯粒正是分層系統(tǒng)集成的自然演進。”

這是一種全新的演進思路。“如今，許多應用通過‘解集成’實現(xiàn)優(yōu)化，” 弗里德說，“即將邏輯與內存分離、輸入輸出（I/O）與邏輯分離、內存控制器與內存分離。目前我們看到的很多產(chǎn)品都通過拆解或解集成優(yōu)化，轉向更復雜的先進封裝流程，這正是它們優(yōu)化 PPAC（功耗、性能、面積、成本）的方式。”

這對整個半導體供應鏈產(chǎn)生了廣泛影響。“我們將提供更高的靈活性和定制化服務，”Rapidus 公司封裝技術領域首席技術官（CTO）羅扎莉亞?貝卡（Rozalia Beica）表示，該公司已獲得 IBM 的 2 納米制程技術授權。“我們與客戶合作的部分封裝產(chǎn)品將包含 2 納米芯片，同時也會集成其他非先進制程的技術。我們必然需要與行業(yè)內其他公司合作，因為我們不生產(chǎn) 4 納米或 7 納米芯粒，僅提供 2 納米芯粒；將在可能的情況下與其他代工廠或外包半導體組裝與測試公司（OSAT）合作，把 2 納米及其他制程技術整合到封裝產(chǎn)品中。”

這聽起來似乎簡單 —— 設計和制造芯粒比完整的系統(tǒng)級芯片更容易，但整合各個部件并非易事。

“存在一種混合設計理念，即可以混合搭配不同標準單元 —— 將高性能標準單元與低功耗標準單元，甚至高密度標準單元相結合，” 新思科技（Synopsys）工程副總裁阿比吉特?查克拉博蒂（Abhijeet Chakraborty）表示，“因此，可選擇的標準單元類型更加豐富，電子設計自動化（EDA）工具必須審慎選擇，以最大化收益。如果為了滿足高性能計算（HPC）人工智能設計的嚴苛性能目標而全面使用高性能標準單元，就會在功耗及其他指標上付出代價，因此這種混合搭配至關重要。”

靈活選擇與定制化指標

這僅僅是起點。“情況會更加復雜有趣，” 查克拉博蒂說，“你可能會遇到同構系統(tǒng) —— 所有芯片均采用 2 納米制程，且需要相互連接。這就涉及到先進封裝、混合鍵合、鍵合間距等方面的挑戰(zhàn)與機遇。如何連接這些芯片？芯片間互聯(lián)技術取得了諸多進展，互聯(lián)密度、間距以及信號完整性均有所提升。多芯片設計的另一大優(yōu)勢是可以靈活組合：例如將 28 納米芯片與 2 納米芯片搭配使用，這有助于緩解先進制程在成本、良率方面的挑戰(zhàn)，降低技術應用門檻。”

至少在初期，這類新型多芯片封裝產(chǎn)品將面向大型人工智能數(shù)據(jù)中心，以及高端智能手機和個人電腦市場。整合各個組件并權衡各項指標 —— 功耗、性能、面積 / 成本、上市時間、設計與驗證周期、晶圓廠或封裝廠生產(chǎn)時間 —— 需要大量的設計與驗證工作，包括制作多個測試芯片，并根據(jù)技術的使用場景和方式進行微調。

“性能和功耗收益是真實存在的，但具有條件性，”proteanTecs 公司 CTO 伊芙琳?蘭德曼（Evelyn Landman）表示，“節(jié)點升級不再默認帶來線性收益，真正的價值在于系統(tǒng)能否安全運行在硅片的物理極限附近。這一點在大型人工智能平臺中已十分明顯：每瓦性能成為主要約束因素，而非原始頻率。對于 2 納米制程，其經(jīng)濟性完全取決于智能裕量管理 —— 裕量過大則投資失敗，盲目縮減則可靠性受損。最終的贏家將是那些能夠跨工作負載、貫穿產(chǎn)品生命周期，動態(tài)且持續(xù)地測量、理解并管理裕量的企業(yè)。”

這是一個成本高昂且工程密集的過程。但對于人工智能數(shù)據(jù)中心而言，通過多芯片封裝集成更多晶體管，以更低功耗更快地處理數(shù)據(jù)，無疑是一套成功的方案。而對于高端手機和個人電腦，一款芯片設計可分攤到巨大的產(chǎn)量中 —— 因此，即使開發(fā)一款新芯片可能需要 1 億美元甚至更高成本，也是可以接受的，尤其是當更快或更低功耗的邏輯電路、更高密度的內存和 / 或光子互聯(lián)技術普及后，設計中的許多部分有望重復利用。

“總體而言，我們看到 2 納米節(jié)點在功率密度方面呈穩(wěn)步提升趨勢，” 英特爾（Intel）邏輯技術開發(fā)副總裁兼總經(jīng)理本?塞爾（Ben Sell）表示，“我們設計一項技術時，核心關注功耗、性能和面積 / 成本指標，但這并非僅關乎性能 —— 更多是每瓦性能以及面積縮減幅度。”

英特爾于 2026 年 1 月推出的 Panther Lake 采用 18 埃（18A，約相當于 2 納米級）制程。“該產(chǎn)品采用中介層設計，上方集成多個芯粒，其中計算芯粒采用 18A 制程，” 塞爾介紹道，“我們明年還將推出其他采用傳統(tǒng)封裝的產(chǎn)品 —— 不一定是堆疊式，而是多芯片封裝。目前我們正在推進后續(xù)路線圖，包括 14A 制程。Panther Lake 是面向消費端的產(chǎn)品，但即便如此，其中的不同芯粒也有不同需求：計算模塊注重性能，同時兼顧每瓦性能和功耗效率以保障續(xù)航；圖形模塊更側重功耗降低及功耗 / 性能平衡；其他芯粒則屬于傳統(tǒng)芯片組應用，負責與計算系統(tǒng)的其他部分進行接口連接。而服務器產(chǎn)品對功耗的敏感度極高。”

不同節(jié)點和代工廠制程的性能提升幅度各異，但每個新節(jié)點都能同時實現(xiàn) 30% 性能提升和 30% 功耗降低的時代早已過去。

“從設計角度來看，客戶從 3 納米轉向 2 納米的預期是：平均性能提升 10% 至 15%，功耗降低 20% 至 30%，晶體管密度提升約 15%，” 新思科技的查克拉博蒂表示，“但能否實現(xiàn)這些目標仍面臨挑戰(zhàn)。更低功耗對于許多關注每瓦性能和更高晶體管密度的應用而言尤其具有吸引力。新思科技投入大量創(chuàng)新和資源，旨在最大化 2 納米制程的潛力，但現(xiàn)實中存在的良率和制造問題仍不容忽視。”

與過去不同，先進制程芯片的良率不再僅由最終測試決定 —— 芯片還需組裝到某種先進封裝中，并在實際應用場景中長期符合規(guī)格要求。

“對于 2 納米和 18A 制程，核心挑戰(zhàn)不再僅僅是晶體管演進，”proteanTecs 的蘭德曼表示，“而是整個硅片生命周期內的不確定性管理。隨著架構轉向納米片（nanosheet）和新型供電方案，器件物理、制造、封裝和實際工作負載等環(huán)節(jié)的容錯空間大幅縮小。過去屬于次要影響的因素 —— 如局部電壓降、熱梯度、老化和工作負載驅動的應力 —— 如今在局部持續(xù)放大。這一點在早期量產(chǎn)階段已顯現(xiàn)：變異不僅需要通過統(tǒng)計方法理解，還需考慮空間和動態(tài)因素。靜態(tài)假設和最壞情況裕量已不再足夠，因為最危險的工況并非固定不變，而是瞬態(tài)、依賴工作負載的，且往往在系統(tǒng)運行前難以察覺。行業(yè)正處于一個拐點：正確性必須通過持續(xù)管理保障，而非在設計簽核時簡單假設。”

無盡的權衡

要理解其復雜性，可從性能與散熱的關系入手：人工智能服務器的利用率越高，對高性能邏輯電路的需求就越大（因為能節(jié)省功耗），但更高頻率運行會產(chǎn)生更多熱量，必須通過某種方式散熱。若被動散熱片不足以滿足需求，就需要更耗能的主動散熱方案。

與 3 納米制程相比，2 納米制程可在相同空間內容納更多晶體管 [1]，意味著更高的功率密度 —— 能夠以相同功耗實現(xiàn)更快的處理速度。因此，對于特定工作負載，每個新節(jié)點都能節(jié)省功耗。但如果利用率過高，熱量會升至臨界點：要么需要更復雜的散熱方案（更高功率、晶體管密度和熱密度的芯片內部散熱難度更大），要么不得不降頻，這可能會使轉向 2 納米制程的初衷落空。

自 20 納米節(jié)點之后（臺積電和三星為 16/14 納米），散熱問題日益難以管理，導致一系列無休止的權衡。鰭式場效應晶體管（finFET）的推出雖降低了柵極泄漏，但更多晶體管的集成也增加了熱密度。到 7 納米及后續(xù)節(jié)點，柵極泄漏問題再次凸顯，加劇了動態(tài)功率密度帶來的散熱壓力。

2 納米制程將通過全環(huán)繞柵極場效應晶體管（gate-all-around FET）再次解決柵極泄漏問題，未來某一節(jié)點還將采用互補場效應晶體管（complementary FET）以及鉬乃至二維材料等新型材料。但如果邏輯電路利用率過高，功率密度問題仍將存在。因此，在多芯片封裝結構中，先進邏輯電路的使用方式可能需要復雜的權衡，同時還需考慮系統(tǒng)內數(shù)據(jù)的物理處理或預處理位置。

這一經(jīng)濟模型還涉及其他因素，例如芯片從概念設計到最終測試的周期。“部分客戶希望自行完成設計，由我們提供硅片、封裝并整合所有組件，”Rapidus 的貝卡表示，“我們的制造專注于單晶圓加工，不采用批量處理。這使我們能夠從每個晶圓中獲取大量數(shù)據(jù)，并反饋到設計環(huán)節(jié)。因此，我們實現(xiàn)了設計與制造的協(xié)同優(yōu)化，結合客戶需求和內部優(yōu)化，能夠提供客戶所需的定制化服務。周轉時間將是至關重要的因素。”

對于人工智能數(shù)據(jù)中心而言，時間就是金錢，但多芯片封裝中芯片的組合與相互作用使其經(jīng)濟性同樣復雜。邏輯電路可拆解為芯粒，通過 2.5D 方案借助大型硅中介層連接，但中介層越大，成本越高，信號傳輸距離越長，對性能的影響也越大。

芯粒也可通過 3D 集成電路（3D-IC）或 3.5D 封裝進行堆疊，但這需要更長的開發(fā)時間。這些封裝結構可集成中央處理器（CPU）、圖形處理器（GPU）、神經(jīng)網(wǎng)絡處理器（NPU）、張量處理器（TPU）等各類組件，采用相同或不同制程節(jié)點，但集成過程需要深入理解每個芯片的物理效應，并進行復雜的平衡調整。

結論

邁向更先進制程節(jié)點的原因不再局限于單一或兩個因素，而是因市場細分、工作負載或傳統(tǒng) PPA/C 指標的不同而變化。對于部分應用，優(yōu)化其中一項指標可能已足夠，而其他應用則需要全面優(yōu)化所有指標。但在越來越多的情況下，最終設計將整合多種制程節(jié)點，并通過新的 PPA/C 權衡方式，平衡整個系統(tǒng)的優(yōu)先級。

“回顧過去 40 年的歷史，部分節(jié)點在功耗演進、性能演進或面積演進方面表現(xiàn)突出，” 泛林集團的弗里德表示，“但歸根結底，所有這些因素共同決定了一個節(jié)點的價值。面積演進和性能演進的速度已有所放緩，而隨著我們采用這些先進器件架構，功耗演進仍保持良好勢頭，成本演進將成為節(jié)點價值的核心驅動因素。如果每片晶圓能產(chǎn)出約 1.7 倍的芯片，同時在性能和功耗方面有所提升，這將成為演進的關鍵動力。但最終應用場景決定了對功耗、性能、面積或成本的優(yōu)先級排序 —— 例如，可穿戴設備對面積和成本的敏感度遠高于功耗和性能；而對于必須依靠電池供電、無法充電的設備，功耗將比面積和成本更為關鍵。”