隨著AI算力需求狂飆，芯片面積不斷放大，傳統(tǒng)12吋晶圓封裝逐步逼近極限，臺(tái)積電CoPoS浮上臺(tái)面，成為產(chǎn)業(yè)高度關(guān)注的下一世代解決方案。 同時(shí)，這場(chǎng)從圓走向「方」的轉(zhuǎn)變，也將帶來(lái)制程、設(shè)備與材料體系的全面重構(gòu)，相關(guān)供應(yīng)鏈迎接新一波需求浪潮。

近年來(lái)，隨著摩爾定律逐漸走到極限，半導(dǎo)體產(chǎn)業(yè)的發(fā)展重心也逐步從單純的納米制程微縮，朝向先進(jìn)封裝技術(shù)的突破。 而隨著云端服務(wù)供應(yīng)商對(duì)大型語(yǔ)言模型的訓(xùn)練需求不斷升級(jí)，AI加速器芯片的設(shè)計(jì)趨勢(shì)，不可逆地朝向整合更多的運(yùn)算核心與更高容量的高帶寬記憶體（HBM）發(fā)展。 在這樣的架構(gòu)演進(jìn)之下，單一芯片的效能提升已逐漸受限，如何在封裝層級(jí)實(shí)現(xiàn)高密度互連與系統(tǒng)整合，成為推動(dòng)運(yùn)算能力持續(xù)擴(kuò)展的關(guān)鍵。

在這樣的背景下，CoWoS（Chip-on-Wafer-on-Substrate）成為目前最具代表性的先進(jìn)封裝技術(shù)之一。 從結(jié)構(gòu)上來(lái)看，CoWoS可拆解為兩個(gè)關(guān)鍵階段，首先是CoW（Chip-on-Wafer），即將多顆芯片（如GPU/HBM）以微凸塊（micro-bump）方式貼裝于硅中間層（silicon interposer）之上; 其次是WoS（Wafer-on-Substrate），即將完成互連的整體晶圓結(jié)構(gòu)再貼裝至封裝基板（通常為ABF）。 透過(guò)這樣的分層整合方式，CoWoS能在硅中間層上實(shí)現(xiàn)遠(yuǎn)高于傳統(tǒng)基板的布線密度，使邏輯芯片與內(nèi)存之間可建立大量且高速的訊號(hào)通道。

從圓到方 封裝平臺(tái)大轉(zhuǎn)變

這種架構(gòu)的核心價(jià)值，在于將原本受限于單一芯片尺寸與I/O數(shù)量的系統(tǒng)，透過(guò)中間層整合為一個(gè)高帶寬、低延遲的模塊。 特別是在AI與高效能運(yùn)算應(yīng)用中，HBM與運(yùn)算芯片之間往往需要數(shù)千條以上的信號(hào)連接，CoWoS所提供的高密度RDL能力，使其成為目前最成熟且已大規(guī)模量產(chǎn)的解決方案。 然而，這樣的設(shè)計(jì)也伴隨著結(jié)構(gòu)性的限制。 首先，硅中間層受限于晶圓尺寸與光罩大小，使得封裝面積的擴(kuò)展能力有限。 其次，硅制程本身的成本與產(chǎn)能瓶頸，在AI需求快速成長(zhǎng)的背景下愈發(fā)凸顯。 此外，ABF基板的供應(yīng)與尺寸限制，也進(jìn)一步壓縮了整體封裝系統(tǒng)的擴(kuò)展空間。

在這樣的技術(shù)與產(chǎn)業(yè)壓力下，CoPoS（Chip-on-Panel-on-Substrate）應(yīng)運(yùn)而生，并被視為先進(jìn)封裝架構(gòu)的一個(gè)重要演化方向。 其最關(guān)鍵的變化在于制程平臺(tái)的轉(zhuǎn)移，即由傳統(tǒng)以圓形晶圓為核心的制造體系，轉(zhuǎn)向以方形面板為基礎(chǔ)的封裝方式。 將中間層改為方形面板RDL的核心優(yōu)勢(shì)，在于其可顯著放大單次制程的處理面積。 相較于300毫米（mm）的晶圓，目前面板RDL主要研發(fā)尺寸包括310×310毫米、515×510毫米或750×620毫米等三大規(guī)格，使單一批次可同時(shí)制作更多封裝單元，從而降低單位成本。

也就是說(shuō)，方形面板在排版上的利用率較高，可從圓形的六五%利用面積，跳升至方形的九五%，有效減少邊緣浪費(fèi)，對(duì)于大尺寸AI芯片尤其有利。 以NVIDIA B200芯片為例，十二吋圓形晶圓僅能封裝四組，但若改在同尺寸的方形面板上，保守估計(jì)可封裝九至十六組。 若以 510×515毫米的方形面板為例，其可放置空間是十二吋晶圓的四. 五倍; 若采用600×600毫米面板則為六倍，700×700毫米更可達(dá)八倍之多。

從技術(shù)角度來(lái)看，CoPoS并非簡(jiǎn)單地將既有CoWoS制程放大至面板尺寸。 其關(guān)鍵挑戰(zhàn)之一，在于如何以面板級(jí)RDL取代硅中間層所提供的高密度互連能力。 在CoWoS中，硅中間層可實(shí)現(xiàn)約5~8μm等級(jí)的線寬與線距，而目前面板級(jí)制程多落在8到15μm，仍存在一定差距。 這種差異直接影響I/O密度與信號(hào)傳輸性能，特別是在HBM與邏輯芯片之間需要大量高速通道的情境下更為明顯。 因此，CoPoS的發(fā)展關(guān)鍵，在于持續(xù)推進(jìn)面板RDL的細(xì)線化能力，并透過(guò)設(shè)計(jì)優(yōu)化彌補(bǔ)密度上的不足。

CoPoS成AI芯片產(chǎn)能瓶頸解方

除了互連密度之外，制程精度與材料穩(wěn)定性也是面板級(jí)封裝的重要挑戰(zhàn)。 面板多采用有機(jī)材料，其熱膨脹系數(shù)高于硅，在多層制程與溫度循環(huán)中容易產(chǎn)生翹曲（warpage）。 當(dāng)面板尺寸增加時(shí)，這種變形效應(yīng)會(huì)進(jìn)一步放大，影響曝光對(duì)位精度，進(jìn)而限制最小線寬與通孔尺寸。 相較之下，晶圓制程在對(duì)位控制與材料穩(wěn)定性方面已高度成熟。 因此，CoPoS的實(shí)現(xiàn)需要仰賴高精度面板曝光設(shè)備、低CTE材料，以及更嚴(yán)格的制程控制技術(shù)。