核心要點

1. 自 2023 年起，UCIe 標準保持年度更新節奏，此次 3.0 版本實現帶寬翻倍、可管理性提升，同時針對性解決了此前版本難以適配的三類全新應用場景。

2. 受單片芯片技術瓶頸制約，人工智能數據中心對芯粒架構的需求持續攀升，芯粒間的通信與互連技術成為關鍵核心。

3. UCIe 標準最初因功能體系龐大引發行業顧慮，但其多數管理功能為可選配置，這一特性降低了行業落地門檻，也讓開發者擁有更高的設計靈活性。

隨著芯粒在各領域的應用率不斷提升，尤其在數據中心場景的規模化落地，UCIe 聯盟發布了標準 3.0 版本，延續了 2023 年以來每年更新一次的節奏。該版本將數據傳輸速率提升一倍、優化了系統可管理性，還解決了此前版本中難以高效適配的三類應用場景問題。

了解這些技術升級對實際應用的影響，對于把握行業發展趨勢至關重要。

阿爾法波半導體首席產品營銷經理阿查娜?切魯利伊爾在與西門子 EDA 聯合舉辦的網絡研討會上表示：“如今人工智能數據中心的工作負載，對計算能力和帶寬的需求達到了傳統單片裸片難以企及的規模。光刻版尺寸限制、良率約束以及供電難題，讓打造這類超大規模單片芯片不僅不切實際，在多數情況下更是完全無法實現。”

這也意味著芯粒間的高效互連成為剛需。西門子 EDA 三維集成電路封裝流程高級產品專家肯德爾?海爾斯補充道：“異構集成領域的諸多棘手問題，核心都在于實現芯粒間的有效通信，以及應對布線和互連帶來的復雜管理挑戰。”

目前面向芯粒互連的主流裸片間互連標準主要有兩個：UCIe 和 BoW（總線式互連）。UCIe 于 2022 年正式推出，對芯粒互連進行了全維度定義，既涵蓋底層物理層信號傳輸規范，也支持上層協議的適配開發。UCIe 聯盟著眼于未來可能形成的芯粒交易市場，而互操作性將成為該市場的核心關鍵。

2024 年發布的 2.0 版本新增了多項管理功能，卻也因功能體系龐大讓行業產生了 “過重” 的印象。彼時行業并未充分意識到，這些功能中多數為可選配置，開發者可根據實際需求自主選擇是否部署。

楷登電子裸片間接口知識產權產品營銷總監馬揚克?巴特納格爾表示：“最初大家看到標準文檔時，都會覺得‘這套標準太復雜，很多功能根本用不上’，但事實上其大部分功能都是可選的。”

如今這種顧慮已大幅緩解，行業對該標準的落地抵觸情緒也有所降低，3.0 版本的發布幾乎未引發爭議。

平面封裝的帶寬升級

針對 UCIe-S（采用有機布線和 C4 凸點的標準封裝）和 UCIe-A（先進封裝），3.0 版本將最大允許數據傳輸速率從 32GT/s（T 為傳輸次數）提升至 64GT/s，其中二維和 2.5 維設計的帶寬實現翻倍，同時還新增了 48GT/s 的速率規格。

新思科技高級產品經理曼努埃爾?莫塔表示：“這是 UCIe 3.0 最核心的升級亮點，也是驅動市場落地的關鍵。并非舊版的速率上限無法滿足所有應用需求，而是行業技術在持續發展，我們的標準也需同步跟進。”

三維封裝未納入此次速率翻倍的升級范圍，核心原因與邊緣布線資源相關。在平面設計中，信號需從裸片邊緣引出以實現與相鄰裸片的連接，因此邊緣布線資源受裸片外圍尺寸限制。

而在三維堆疊架構中，裸片并非與相鄰裸片通信，而是通過硅通孔與上下層裸片互連。硅通孔的可用數量由裸片面積決定，而非外圍尺寸，UCIe 聯盟認為，現有硅通孔的資源儲備已能滿足信號傳輸需求，無需通過提升速率來擴容。

UCIe 聯盟主席、英特爾資深院士德文德拉?達斯?夏爾馬表示：“對于三維封裝，我們無需將傳輸速率翻倍，目前的技術規格其實已經足夠完善。”

單時鐘，四沿采樣

此次速率提升的核心技術支撐是四分之一速率信令（也可稱為四數據速率信令 QDR）。該技術此前已應用于 32GT/s 速率，此次則拓展至 48GT/s 和 64GT/s。技術原理為：從基礎時鐘內部生成兩個雙倍數據速率（DDR）時鐘信號，二者由同一信號源驅動，相位相差 90 度。

夏爾馬解釋道，在 64Gbps 的傳輸速率下，“基礎時鐘為 16Gbps，同時運行兩個相位相差 90 度的時鐘信號。發送端將信號相位偏移 90 度，接收端同樣進行 90 度相位偏移后完成數據采集。”

這意味著兩個內部時鐘各有一個上升沿和下降沿，最終實現 0°、90°、180°、270° 四個相位的采樣沿，大幅提升數據傳輸效率。

巴特納格爾指出：“四分之一速率信令的價值重大，能顯著降低開發者和廠商開發新一代知識產權產品的技術風險。”

可靠性與功耗優化

48GT/s 和 64GT/s 速率下的誤碼率規格存在差異：48GT/s 的誤碼率為 10?1?，64GT/s 為 10?12。盡管二者相差三個數量級，但 UCIe 聯盟表示，結合循環冗余校驗和重傳機制，兩種誤碼率均能滿足行業應用需求。

在低速傳輸場景下，UCIe 3.0 的功耗仍可控制在 0.5 皮焦 / 比特以內；高速傳輸時，因需啟用增強型均衡技術，功耗有所上升，目標值設定為 0.75 皮焦 / 比特，具體關鍵指標如下表所示。

UCIe 3.0 核心指標

此次帶寬升級未改變凸點位置，實現了與舊版本的完全向后兼容，但高速傳輸也對信號完整性的保障提出了更高挑戰。

盡管 UCIe 在信號傳輸、可靠性和功耗效率上實現了多重升級，但其對系統設計與集成的深層影響也日益凸顯。隨著行業技術的推進，新的挑戰不斷出現，對應的解決方案也在持續迭代。

西門子 EDA 高級營銷戰略經理閆艾米麗表示：“人工智能推動帶寬需求呈爆發式增長，裸片間互連的分析難度也呈指數級上升。”

異構集成帶來了全新的復雜度，從持續攀升的功耗、散熱需求，到堆疊架構下的全系統級驗證，無一不是行業難題。海爾斯指出：“隨著 UCIe 向 64Gbps 速率邁進，設計余量不斷壓縮、布線密度持續提升、信號完整性風險成倍增加，系統級時序收斂的難度較以往大幅提高。”

更優化的啟動流程與優先級管理

UCIe 2.0 版本首次引入可管理性功能，3.0 版本則對其進行了多項升級，其中一項核心優化針對先進封裝的啟動流程。

傳統芯粒封裝的啟動方式，要求每個需啟動的芯粒配備獨立的固件文件或加載程序；而 3.0 版本支持將所有芯粒的固件文件整合為單一源，也可根據需求進行組合配置。

莫塔解釋道：“如果一個系統由多顆芯粒組成，若每顆芯粒都需要獨立固件，就會陷入‘先有雞還是先有蛋’的困境 —— 要么為每顆芯粒配置獨立的固件加載路徑，實現同步啟動；要么逐一路徑喚醒所有 UCIe 接口，為每顆芯粒搭建固件傳輸通道。而 UCIe 3.0 提供了一套標準化的路徑和方法，可通過主信道或輔助信道在芯粒間分發固件，流程統一規范，無需為每顆芯粒配置閃存鏈路或獨立的并行加載路徑。”

在 3.0 版本之前，優先級通知事件通過主信道傳輸，這可能導致重要消息被低優先級數據阻塞；此外，所有經主信道傳輸的信息都需通過主芯粒的可信根驗證，進一步增加了消息傳輸延遲。3.0 版本將優先級通知事件轉移至輔助信道傳輸，盡管輔助信道速率更低，但可用性更高，且無需經過可信根驗證，規避了延遲問題。

夏爾馬介紹道：“將時鐘拉低 8 個周期，即可向對端示意，在第 8 個單位間隔的邊界處將傳輸高優先級消息，高優先級消息的傳輸時長為 64 個單位間隔，之后恢復常規大載荷數據的傳輸。”

目前，輔助信道的安全防護功能仍在研發中。

更遠的輔助信道傳輸距離與新增開漏引腳

高速接口的信號傳輸距離存在天然限制，此前 UCIe 的主信道與輔助信道傳輸距離一致；但輔助信道的工作頻率遠低于主信道，原有的距離限制其實過于嚴苛，未充分發揮其性能。

巴特納格爾表示：“此前輔助信道的最大傳輸距離僅 25 毫米，3.0 版本將其提升至 100 毫米。”

莫塔補充道：“延長傳輸距離的核心目的，是讓多個芯粒共享同一條傳輸線，實現輔助信道的星型連接。主信道則保持原有傳輸距離不變，因其采用的是點對點連接模式。”

3.0 版本實現了單跳傳輸距離的提升，同時仍支持芯粒間的消息轉發功能。

此外，3.0 版本新增了兩個開漏引腳，實現快速節流和緊急關斷功能：當任意芯粒檢測到溫度過高時，一級閾值觸發降頻運行，更高閾值則觸發所有芯粒同步關斷，避免過熱損壞。

莫塔說：“當系統出現故障時，需要快速響應，而通過傳統的輔助信道或主信道傳輸指令，速度過慢。開漏引腳為行業提供了一套標準化的快速響應方案，若某顆芯粒溫度過高，可同步向所有芯粒發送狀態切換指令，無需通過關斷協議，所有芯粒均可即時接收。”

這一功能對提升系統整體可靠性意義重大。巴特納格爾指出：“快速節流和緊急關斷的支持能力尤為重要，從可靠性角度來看，在汽車電子應用場景中更是不可或缺。”

圖2：利用開漏信號的一個示例。這旨在允許在溫度升高時一次性節流或關閉所有芯片組。“Prochot”是表示處理器過熱的信號。來源：UCIe聯盟

更流暢的流傳輸與重校準功能

UCIe 3.0 版本還針對性解決了此前版本未覆蓋的幾類應用場景，其中最具代表性的是連續流傳輸。從技術層面來看，這并非全新功能，但此前的實現方式易出現傳輸中斷，且需在主信道中占用帶寬設置標記位，同時時鐘頻率的可選范圍也十分有限。

連續流傳輸適用于數據恒定速率生成且需恒定速率傳輸的場景，天線就是典型案例：一顆芯粒上的天線生成數字數據后，需向片上系統等其他芯粒實現恒定速率傳輸。

這類系統的時鐘頻率設計要求極高，需規避與采樣信號產生拍頻的頻率。此前的 UCIe 版本對時鐘頻率做了嚴格限定，可能與設計師的最優選擇不符。3.0 版本開放了時鐘頻率的可選范圍，莫塔表示：“設計師可選擇不會與射頻信道產生拍頻的頻率，適配 UCIe 標準。”

該版本不再通過鎖相環從指定時鐘衍生所需頻率，而是直接由參考時鐘決定數據傳輸速率，調整時鐘頻率即可實現傳輸速率的變更；同時復用有效信號的編碼方式，將同步和奇偶校驗信息移至帶外傳輸，不占用主信道帶寬。

另一項新功能是接收端請求重校準：鏈路接收端可向發送端發起重校準請求，緩解接收端處理隨時間漂移數據的壓力；同時，重校準可在無需重新初始化的前提下完成，簡化了啟動流程，也降低了功耗。

莫塔指出：“這一功能讓物理層可在工作狀態下完成重校準，從而適配更廣泛的環境溫度變化。”

深度休眠與 CHI 協議支持

3.0 版本新增的最后一個應用場景適配，是深度休眠模式（L2）。在 3.0 版本之前，即便主信道進入休眠，輔助信道仍需保持常亮；新版本則新增了輔助信道關斷功能，僅保留一個小型電路處于喚醒狀態，用于檢測退出休眠的觸發信號，進一步降低休眠狀態下的功耗。

夏爾馬解釋道：“此前輔助信道必須保持激活，才能喚醒系統其他組件，而 3.0 版本允許對輔助信道的大部分電路進行電源門控。”

實現休眠喚醒無需大量常亮電路，夏爾馬表示：“僅需 2-3 個邏輯門檢測信號變化，甚至無需時鐘；只需讓這部分電路保持供電，其余電路全部斷電，就能實現更高幅度的功耗節省。”

莫塔補充道：“如今開發者可在無需完整初始化流程的前提下，喚醒輔助信道。”

還有一項重要進展來自 UCIe 聯盟外部：聯盟此前已實現 PCIe 和 CXL 協議在 UCIe 上的部署，此次安謀控股則將其主流的 CHI 相干協議也適配至 UCIe 標準。

安謀控股基礎設施業務線營銷副總裁埃迪?拉米雷斯表示：“大量開發者希望在 UCIe 上運行 AMBA 協議，該協議的優勢在于支持內存和輸入輸出相干性。英偉達在其 Grace Blackwell 架構中，就通過 NVLink 運行 AMBA 協議。這一方案并非與 UCIe 本身對比，因為 UCIe 只是物理層接口，其最接近的對比對象是行業基于 CXL 2.0 的相關實現。”

此次適配的核心是將 CHI 數據映射至 UCIe 格式，莫塔解釋道：“安謀控股定義了一套規范，將芯粒間的 CHI 協議數據轉換為微片包，通過 UCIe 實現簡易傳輸。”

這些技術升級，讓 UCIe 在功耗效率和協議支持上實現了雙重突破。隨著技術的持續演進，這些更新將推動 UCIe 的更廣泛落地，拓展其應用場景，為后續技術發展奠定基礎。

核心組件悉數落地

UCIe 的發展路徑始終是：先推出基礎功能版本，再根據行業反饋通過迭代升級完善功能體系。前兩個版本均對初代標準進行了重大升級，而 3.0 版本雖新增了多項重要功能，卻未對接口做任何修改 —— 所有新功能均復用了有效引腳等現有信號，新增的開漏引腳也為接口拓展，而非對舊版接口的改動。

盡管 UCIe 聯盟仍會根據行業需求進行必要的升級，但目前來看，該標準的核心缺失功能已基本補齊，行業對其 “實現成本過高” 的顧慮也已大幅緩解。如今行業對 UCIe 的反對聲音越來越少，落地應用的進展卻越來越多。

巴特納格爾表示：“在 UCIe 出現之前，幾乎所有企業都采用定制化互連方案，就連楷登電子也有自己的 40G 速率定制方案 Ultralink。此前行業對切換至 UCIe 持猶豫態度，核心顧慮是額外開銷 —— 包括面積、性能或速率損失。但如今 UCIe 已升級至 64Gbps，我們看到行業的落地意愿顯著提升。”

BoW 標準仍將在行業中占據一席之地，尤其適用于對接口要求極簡、功耗要求極低的設計場景。莫塔表示：“顯然 BoW 標準仍有其應用空間和支持者，不會輕易退出市場，但行業主流已向 UCIe 靠攏，或至少基于 UCIe 標準進行技術開發。”