核心要點

1. 芯粒和三維集成電路架構(gòu)產(chǎn)生了新的熱機械應(yīng)力，可能影響整個系統(tǒng)的可靠性。

2. 隨著芯粒被集成至封裝中，系統(tǒng)內(nèi)各組件的缺陷率指標要求愈發(fā)嚴苛。

3. 傳統(tǒng)的技術(shù)壁壘正在被打破，設(shè)計團隊不得不著手解決此前由代工廠負責的材料選擇等問題。

芯粒架構(gòu)在數(shù)據(jù)中心的快速普及，正推動著從芯粒設(shè)計、封裝到實際應(yīng)用全流程的全方位變革。相關(guān)成本激增，可靠性擔憂加劇，以往用于控制成本、保障器件正常工作的方法已逐漸失效。

行業(yè)關(guān)注的焦點不再局限于電遷移和電源完整性，還新增了隨工作負載、互連數(shù)量與類型、z 軸設(shè)計延伸范圍變化的熱機械應(yīng)力問題。建模工作需要做到精準無誤，電路和系統(tǒng)層面的應(yīng)力緩解策略也需形成清晰認知。電子設(shè)計自動化工具正隨之迭代，新增了應(yīng)力分析、材料管理和接口驗證等功能。

西門子EDA中央工程解決方案總監(jiān)普拉蒂尤什?卡馬爾表示：“可靠性是芯粒和三維集成電路面臨的最大挑戰(zhàn)，且這一問題已變得極為突出。芯粒在設(shè)計階段會設(shè)定特定的缺陷率、可靠性標準和設(shè)計約束。假設(shè)一塊單片芯片的設(shè)計缺陷率目標為百萬分之十，若改用芯粒方案，用兩顆甚至三四顆芯粒替代單片設(shè)計，那么封裝中的每一顆芯粒都可能單獨失效，封裝本身也會引入新的失效模式。這意味著每一顆芯粒都需要按照極低的缺陷率標準設(shè)計，才能讓整體達到單片芯片的缺陷率目標，而這也要求二維芯片的基礎(chǔ)設(shè)計思路做出根本性改變。”

從理論上講，芯粒具備一定優(yōu)勢：相較于片上系統(tǒng)，芯粒尺寸更小、功能更專一，因此能降低設(shè)計復雜度和工藝偏差，更易開展驗證、檢測和測試工作。楷登電子資深工程師莫希科?埃默稱：“芯粒并非帶來更多挑戰(zhàn)，有時甚至能簡化問題。試想一下，設(shè)計一個系統(tǒng)時，不再采用單片系統(tǒng)芯片，而是按特定功能拆解為多個芯粒，每一顆芯粒都是一塊更小的硅片，集成的功能也更少。有時芯粒僅集成片上網(wǎng)絡(luò)和特定功能相關(guān)模塊，部分場景下還只需支持更少的時鐘頻率或更低的功耗模式，這些都讓設(shè)計工作簡化了很多。”

業(yè)內(nèi)其他人士也持相同觀點。奎德立克公司首席技術(shù)官兼聯(lián)合創(chuàng)始人奈杰爾?德雷戈表示：“芯粒能提升系統(tǒng)可靠性，因為我們可以為特定電路匹配最適配的工藝技術(shù)。隨著工藝節(jié)點不斷微縮，模擬電路的設(shè)計難度大幅增加，比如當工藝突破 3 納米后，靜態(tài)隨機存取存儲器的微縮基本陷入停滯。如果工程師為了實現(xiàn)電路基礎(chǔ)功能就已費盡心力，便沒有多余的時間和精力去優(yōu)化可靠性。而如果能為特定應(yīng)用的電路選擇最適配的工藝，會帶來兩大優(yōu)勢：一是降低成本。比如模擬電路若采用 12 納米工藝，該工藝已非常成熟、設(shè)備折舊完成，電路設(shè)計師也積累了豐富的設(shè)計經(jīng)驗，繼續(xù)微縮工藝也無法帶來實際收益，那為何不一直沿用這一工藝呢？”

不過，芯粒的可靠性和良率只是問題的一部分。當前封裝工藝的一致性較差，將芯粒連接至中介層或襯底所使用的互連和鍵合工藝也存在較大偏差。盡管隨著芯粒的主流化，這些問題有望得到解決，但這需要一定的時間。

德雷戈說：“這些問題都是暫時的，最終會得到妥善解決。畢竟將芯片封裝到印刷電路板上的難度，遠大于把芯粒集成到硅基襯底上。在硅基襯底上，我們能實現(xiàn)更強的工藝控制，受到的整體干擾也會更少。”

即便如此，多裸片集成中仍出現(xiàn)了諸多新問題，包括更薄的裸片、不同的鍵合材料、復雜的互連方案和布局規(guī)劃等。

新思科技產(chǎn)品營銷總監(jiān)馬克?斯溫寧表示：“除了業(yè)內(nèi)熟知的可靠性問題，芯粒和三維集成電路還打開了一個‘潘多拉魔盒’，帶來了許多此前無關(guān)緊要或僅歸屬于封裝環(huán)節(jié)的全新可靠性問題。在單片芯片設(shè)計中，這些問題由封裝團隊負責，但如今已成為三維集成電路布局規(guī)劃的核心問題。芯粒和三維集成電路最主要的可靠性問題是機械翹曲和應(yīng)力 —— 翹曲可能導致器件機械開裂，而應(yīng)力不僅會引發(fā)長期失效，還會改變器件的電氣特性。”

目前，電子設(shè)計自動化企業(yè)正與代工廠合作，研究應(yīng)力對電子性能的影響。斯溫寧說：“晶體管在制造時會刻意引入應(yīng)力以獲得所需的電學特性，因此應(yīng)力并非設(shè)計領(lǐng)域的新問題。但外部應(yīng)力會改變晶體管的固有電學特性，我們能否通過計算精準量化應(yīng)力的影響？這一技術(shù)閉環(huán)目前尚未形成。”

裸片到封裝的設(shè)計方法和技術(shù)仍在不斷發(fā)展。埃默表示：“過去，每個封裝中只有一塊硅基裸片，片上系統(tǒng)裸片的設(shè)計與封裝設(shè)計是完全分離的，屬于一種‘分而治之’的模式。片上系統(tǒng)的架構(gòu)師、設(shè)計師、驗證工程師、物理設(shè)計工程師等團隊，只需專注于裸片內(nèi)部的所有設(shè)計工作，封裝設(shè)計則在裸片設(shè)計完成后才啟動，二者之間完全割裂。當然，雙方會進行對接，裸片設(shè)計團隊會向封裝團隊提供芯片的邊界條件，包括凸點位置、電氣特性、電源需求等，并基于雙方商定的標準開展設(shè)計；封裝團隊則將這些信息作為輸入，確保封裝設(shè)計能為芯片提供支撐。但二者的工作始終完全獨立：裸片設(shè)計完成后進行流片，封裝設(shè)計則在流片前夕啟動，并在流片后繼續(xù)推進。而芯粒的出現(xiàn)，徹底改變了這一模式。”

圖1：分解與專業(yè)化。來源：Bryon Moyer/半導體工程

熱機械應(yīng)力問題

芯粒帶來的最大變革之一，是行業(yè)必須重點關(guān)注熱機械應(yīng)力問題，這一問題主要由不同材料的熱膨脹系數(shù)差異引發(fā)。

斯溫寧解釋道：“在芯粒集成過程中，需要將多塊芯粒相互壓合以實現(xiàn)鍵合連接，僅制造環(huán)節(jié)的外部操作就會產(chǎn)生機械應(yīng)力。我們多次收到客戶的需求，希望能對制造過程中的應(yīng)力進行建模分析。據(jù)某代工廠透露，將芯粒相互壓合時，讓微小的焊料凸點貼合所需的單一點壓力并不大，但當焊料凸點的數(shù)量達到上百萬個時，整體所受的壓力會非常巨大。此外，芯片允許發(fā)生一定程度的凹形彎曲，卻有嚴格的彎曲限度，且絕對不能發(fā)生凸形彎曲。因此，我們需要考慮的不僅是器件內(nèi)部產(chǎn)生的熱機械應(yīng)力，還包括外部應(yīng)力，同時還要應(yīng)對熱循環(huán)、分層和鍵合開裂等問題。這些微小的鍵合點數(shù)量龐大、尺寸極小，卻要承載大電流，這使其成為可靠性的關(guān)鍵隱患。”

三維集成電路還帶來了其他挑戰(zhàn)，比如硅通孔的互連問題。斯溫寧說：“這一環(huán)節(jié)的可靠性問題開始凸顯，同時還伴隨電源完整性等傳統(tǒng)問題。如今，我們面對的不再只是單一芯片，而是整個系統(tǒng)，這讓問題變得極為棘手。靜電放電問題也是如此：現(xiàn)在需要設(shè)計跨越多個芯粒的靜電放電路徑，如何驗證該路徑的安全性？這一問題的難度被大幅放大。除此之外，還出現(xiàn)了機械應(yīng)力、翹曲等全新的問題。”

不同材料的使用也帶來了新的挑戰(zhàn)。斯溫寧表示：“過去，芯片設(shè)計師從不需要考慮材料問題，因為材料的選擇和淀積全由代工廠負責，相關(guān)標準是固定的。但在引入中介層后，散熱和熱界面材料的選擇有了多種方案。此前，芯片設(shè)計團隊和封裝團隊在材料問題上的分歧本就存在，如今芯片設(shè)計團隊不得不深度參與其中，這也讓材料選擇和材料管理成為亟待解決的難題。”

從工藝技術(shù)入手解決問題

電路的可靠性始于工藝技術(shù)，因此行業(yè)的關(guān)注重點也大量集中于此。卡馬爾說：“從外觀上看，鰭式場效應(yīng)晶體管、納米片晶體管和海量的邏輯門結(jié)構(gòu)非常均勻，至少在某一層金屬布線以下是如此。在前段工藝中，晶體管層的鰭狀結(jié)構(gòu)是連續(xù)的，但即便在這一環(huán)節(jié)，也存在諸多挑戰(zhàn)。例如，某代工廠曾因一個基礎(chǔ)的與非門電路遭遇重大失敗，該與非門由兩個串聯(lián)的晶體管構(gòu)成。標準單元中有兩種連接方式，一種用于輸入輸出接口，另一種用于電源傳輸，那么哪種節(jié)點更容易受到噪聲干擾？”

當同一個標準單元在裸片上被重復布局上千次時，每個單元所處的環(huán)境都會存在巨大差異。卡馬爾說：“這些工藝存在大量的局部和全局偏差，且隨著工藝復雜度的提升，偏差會不斷擴大。設(shè)計師需要確保電路節(jié)點不受噪聲干擾，控制輸入輸出接口的時序，避免其在布局布線流程中出現(xiàn)大幅波動；在布局上，要讓輸入輸出接口更集中，盡可能將相關(guān)布線集成在標準單元內(nèi)部，而非暴露在單元邊界。但上述代工廠卻采取了完全相反的設(shè)計方案：本應(yīng)將電源和地的布線布置在標準單元外部，實現(xiàn)單元左右兩側(cè)的連接，將標準連接方式用于輸入輸出接口，他們卻顛倒了二者的用途。這導致團隊在對這些庫單元進行布局布線時，無法在誤差范圍內(nèi)實現(xiàn)時序收斂。”

在芯粒和三維集成電路設(shè)計中，晶體管層面的問題變得更為復雜。卡馬爾說：“設(shè)計師在標準單元層面能做的工作有限，但代工廠作為庫單元的提供者，擁有更大的操作空間。代工廠必須在標準單元的設(shè)計中，充分考慮這些基礎(chǔ)問題。觸發(fā)器、鎖存器等存儲結(jié)構(gòu)是失效的高發(fā)區(qū)；跨域信號傳輸、電壓域切換、復位域切換等環(huán)節(jié)，在標準單元設(shè)計中也需要進行極為細致的考量。代工廠需要將標準單元的缺陷率目標設(shè)定到前所未有的低水平。”

而在模塊層面，復位域切換的設(shè)計也需要格外謹慎，因為當前的設(shè)計流程在芯粒和三維集成電路中存在一個致命缺陷：當硅片流片、封裝完成后無法正常工作時，工程師團隊需要開展調(diào)試工作。

卡馬爾解釋道：“工程師會通過內(nèi)部聯(lián)合測試行動組接口對芯片內(nèi)部進行檢測，有時會發(fā)現(xiàn)一半模塊的狀態(tài)顯示為 0，另一半顯示為 1，這就是故障的根源。但在重新設(shè)計和重新制作掩模版之前 —— 畢竟掩模版的成本高達 2000 萬至 3000 萬美元 —— 工程師需要開展更多的調(diào)試工作，驗證設(shè)計假設(shè)是否正確。我們通常會使用聚焦離子束技術(shù)，從硅片背面對電路進行修改，因為晶體管位于前段工藝層。目前，聚焦離子束的使用范圍一般被限制在晶體管柵極的源極和漏極端附近，從硅片背面操作難度較低，因為該區(qū)域目前尚無金屬布線；而硅片正面有大量金屬布線層，操作時絕不能對其造成切割，否則會損毀整個電路。”

但英特爾在 20 納米（20 埃）工藝中采用的背功率供電技術(shù)，徹底改變了這一現(xiàn)狀。卡馬爾說：“在任意一個三維集成電路堆疊結(jié)構(gòu)中，都會有一層包含背部金屬布線，這讓聚焦離子束技術(shù)無法再被使用。而在如今的設(shè)計中，失效是完全無法接受的，我們該如何應(yīng)對這一問題？對于模擬電路，我們會采用基礎(chǔ)的冗余設(shè)計，目前汽車電子領(lǐng)域已實現(xiàn)雙重和三重冗余，還引入了鎖步核等技術(shù)，但這種冗余設(shè)計的成本極高。現(xiàn)在，我們需要將這種粗粒度的冗余設(shè)計精細化，因為三維集成電路的成本本就居高不下，2 納米等先進制程的成本更是極為昂貴，必須對設(shè)計進行持續(xù)優(yōu)化。我們無法承擔雙核心冗余的成本 —— 即一個核心失效后啟用備用核心，這也是當前服務(wù)器芯片采用的方案。英特爾的芯片之所以能始終保持高利用率，正是因為其設(shè)計采用了大量重復的模塊，部分模塊失效不會影響整體功能。這種設(shè)計思路已應(yīng)用于多個計算領(lǐng)域，但在移動芯片和三維集成電路中，布局和架構(gòu)并不具備這種均一性。冗余設(shè)計依然重要，但需要在更低的層級實施，實現(xiàn)最優(yōu)的冗余配置，而非簡單的核心復制。”

隨著系統(tǒng)復雜度的不斷提升，將這些基礎(chǔ)的可靠性策略與系統(tǒng)級集成的實際情況相結(jié)合，凸顯出全流程設(shè)計方法的重要性。由此，行業(yè)的討論焦點也轉(zhuǎn)向了在單一系統(tǒng)中集成多顆芯粒時，至關(guān)重要的架構(gòu)和封裝考量。

與傳統(tǒng)的片上系統(tǒng)項目生命周期相比，采用多芯粒設(shè)計時，必須在架構(gòu)設(shè)計和規(guī)劃的早期階段就考慮封裝問題。

埃默表示：“設(shè)計一個多芯粒系統(tǒng)，首先能實現(xiàn)更大規(guī)模的系統(tǒng)集成，將更多硅片集成至同一個封裝中。這些芯粒是相互獨立的裸片，為確保設(shè)計符合標準，需要考慮諸多因素。例如，面向邊緣設(shè)備的設(shè)計需要滿足特定的可靠性要求，而面向數(shù)據(jù)中心或基礎(chǔ)設(shè)施的設(shè)計則有不同的考量維度。在設(shè)計多芯粒系統(tǒng)的架構(gòu)時，無論芯粒采用成熟工藝還是先進工藝，通常會是多種工藝的組合，設(shè)計師不僅需要考慮如何在各芯粒間分配功能模塊，還要思考如何將這些芯粒集成在一起，并選擇合適的集成方案。”

芯粒的集成方式有多種選擇。埃默說：“我們可以通過有機襯底實現(xiàn)簡單的集成，比如采用標準的通用芯粒互連 Express 聯(lián)盟接口；也可以通過中介層或橋接器實現(xiàn)更先進的集成，裸片的并排集成和混合鍵合堆疊集成技術(shù)也正逐步落地。所有這些集成方式，都需要在架構(gòu)和設(shè)計階段就進行全面考量。行業(yè)還需要推出新的電子設(shè)計自動化解決方案和工具，以驗證這些設(shè)計條件。因為從可靠性角度來看，互連的失效主要分為兩種情況：一種是互連線路本身的失效，即信號或電流傳輸過程中，金屬線路隨時間發(fā)生老化；另一種是連接點的失效，即線路與其他器件的接口處失效，這也是更常見、更棘手的失效問題。”

在解決這些架構(gòu)和集成挑戰(zhàn)的同時，探究可靠性問題在這一新格局下的演變也尤為重要，這關(guān)乎現(xiàn)代芯粒技術(shù)及其配套封裝方案的持續(xù)發(fā)展，以及由此產(chǎn)生的獨特可靠性考量。

埃默表示：“當前的芯粒技術(shù)仍處于發(fā)展階段，相關(guān)研發(fā)工作一直在推進，尚未成為一項所有環(huán)節(jié)都實現(xiàn)量產(chǎn)、僅需小幅優(yōu)化的成熟技術(shù)，而是正處于高速發(fā)展期。我們需要應(yīng)對諸多新問題，這些問題既影響連接部位的可靠性，也關(guān)乎信號傳輸材料的可靠性。以重分布層中介層為例，這是一種全新的器件，信號如何在其中傳輸？其對系統(tǒng)可靠性有何影響？這些都需要深入研究。”

在部分設(shè)計中，產(chǎn)品性能僅勉強達到標準要求。即便硅片流片、封裝完成后的測試顯示產(chǎn)品合格，其在實際應(yīng)用中仍可能發(fā)生失效。

埃默說：“隨著系統(tǒng)的復雜度不斷提升，需要在封裝層面開展這類驗證工作，除了像以往一樣參考邊界標準，還需要將裸片的內(nèi)部信息納入封裝級分析中。可靠性是其中的重要組成部分，需要同時考量接口和連接點的實際狀態(tài)，以及線路中的信號傳輸情況。如果兩顆芯粒采用并排集成方式，信號的傳輸距離會大幅增加。以通用芯粒互連 Express 聯(lián)盟接口為例，該接口用于連接兩塊裸片，屬于并排連接，裸片并非相互堆疊，二者之間存在一定距離，中間有中介層和接口進行連接。通過該接口的連接距離最長可達 25 毫米，這意味著信號傳輸?shù)某叨葟男酒壍奈⒚准墸嵘搅寺闫g的毫米級。信號需要始終保持可靠且抗干擾，因此設(shè)計師必須在實際制造前，對整個系統(tǒng)進行測試和仿真，否則無法保障系統(tǒng)的正常運行。展望未來 5 到 10 年，業(yè)內(nèi)提出了芯粒交易市場的構(gòu)想 —— 芯粒可實現(xiàn)標準化量產(chǎn)、上架銷售，客戶可直接采購并集成至自有系統(tǒng)中。要實現(xiàn)這一構(gòu)想，所有相關(guān)指標都需要進行明確規(guī)范，包括芯粒的邊界標準。因為無法預知芯粒的集成方、所采用的封裝形式以及搭配的其他組件，而目前這些標準尚未完成制定和統(tǒng)一。”

結(jié)語

芯粒有望重塑芯片行業(yè)，為行業(yè)帶來靈活性和可擴展性，但同時也帶來了可靠性、集成和標準化等一系列復雜挑戰(zhàn)，這些挑戰(zhàn)需要在研發(fā)的最初階段就進行妥善應(yīng)對。盡管封裝和接口標準的發(fā)展前景向好，但成本和接口知識產(chǎn)權(quán)方面的遺留問題，仍要求行業(yè)持續(xù)開展合作與創(chuàng)新。

要實現(xiàn)芯粒技術(shù)的規(guī)模化應(yīng)用，行業(yè)必須將穩(wěn)健的驗證方法置于優(yōu)先位置，確保芯粒的無縫集成和長期穩(wěn)定工作。歸根結(jié)底，芯粒系統(tǒng)的成功，取決于能否在技術(shù)進步與這些未解決問題的實際解決方案之間實現(xiàn)平衡。