晶圓到晶圓混合鍵合和背面技術的進步將CMOS 2.0從概念變為現實，為計算系統擴展提供了更多選擇。

在VLSI 2025 上，imec 研究人員展示了將晶圓間混合鍵合路線圖擴展到250 nm 互連間距的可行性。他們還通過制造120 nm 間距的極小的貫穿介電通孔，在晶圓背面顯示出高度致密的連接。在晶圓兩側建立如此高密度連接的能力為開發基于CMOS 2.0 的計算系統架構提供了一個里程碑，該架構依賴于片上系統內功能層的堆疊。基于CMOS 2.0 的系統還將利用包括供電網絡（BSPDN）在內的后端互連，其優勢可能首次在交換域設計中得到證明——與移動用例相關。

1 CMOS 2.0：CMOS縮放的新軌跡

2024 年，imec 引入了CMOS 2.0 作為一種新的擴展范式，以應對與應用多樣化相關的日益多樣化的計算需求。在CMOS 2.0 中，片上系統（SoC）在系統技術協同優化（STCO）的指導下被劃分為不同的功能層（或層）。每個功能層都是使用最接近功能約束的技術選項構建的。

圖1 CMOS 2.0時代SoC可能的分區示例

先進的3D 互連技術重新連接了SoC 的異構層。這讓人想起已經進入商業計算產品的演變：想想SRAM芯片在處理器之上的3D 堆疊。但CMOS 2.0 方法的標志在于異構性被引入SoC 本身。根據應用的需求，CMOS 2.0 設想甚至可以將SoC 的邏輯部分拆分為高驅動邏輯層（針對帶寬和性能進行優化）和高密度邏輯層（針對邏輯密度和性能/ 瓦特進行優化）。高密度層可以使用最先進的技術制造，包括規模最大的晶體管架構。

另一個關鍵特征是背面供電網絡（BSPDN）：部分有源器件由晶圓的背面供電，而不是通過傳統的前端供電方案。因此，在該層的正面可以實現極端的后端（BEOL）間距圖案化，而不受電源壓降的限制。

基本上，在這種方法中，我們在非常薄的前端線（FEOL）有源器件層中修改了器件晶圓，在一側（原始的“前端”）有一個密集的后端線（BEOL）信號路由層堆棧，在另一側（原來的“背面”，但現在是新的前端）電源和外部I/O 連接。還可以堆疊多個這種薄器件層，每側都有密集的互連。每一層可以集成不同類型的設備，例如邏輯、存儲器、靜電放電（ESD）保護設備、穩壓電路……我們將這種器件層的密集3D 堆疊稱為CMOS 2.0。

通過這種系統擴展方法，芯片設計和制造擺脫了通用CMOS 技術平臺，該平臺已經為半導體行業服務了數十年，但難以充分滿足不斷增長和多樣化的計算需求。這種方法有助于解決計算系統擴展瓶頸，為半導體生態系統中的每個參與者（包括系統和無晶圓廠公司）帶來價值。

2   3D互連和背面技術：CMOS 2.0的基礎

CMOS 2.0依賴于過去的所有半導體創新，包括邏輯器件縮放、存儲器密度縮放、高級光刻、3D 集成和BSPDN 技術。但由于最近在3D 互連和背面技術方面的突破，這個概念現在才能成為現實。例如，晶圓到晶圓混合鍵合開始提供亞微米互連間距連接。因此，它可以提供與BEOL 最后金屬層相匹配的互連密度——這是通過混合鍵合連接實現邏輯對邏輯或邏輯對存儲器層堆疊的關鍵。隨著直接訪問晶體管端子的實現，背面供電技術有望發展到更精細的粒度水平。雖然此功能最初針對電源連接，但為細粒度信號連接也遷移到背面提供了可能性。這樣，任何設備技術層都將掛在2 個獨立的互連堆棧之間。

細間距鍵合和細粒度背面處理（圖2）的結合是實現圖1 所示CMOS 2.0 愿景的基礎。

圖2 高密度面對面混合連接和背面高密度連接網絡的示意圖（如2025 VLSI 所示）。（PADT =頂墊;PADB = 底墊;TDV =介電通孔

在2025 年VLSI 大會上，imec 報告了晶圓間混合鍵合和背面過孔方面的進展，這兩項3D 集成技術是CMOS 2.0 實現的基礎。這些技術為圍繞CMOS 2.0 愿景設計新的系統架構奠定了基礎——由STCO指導——BSPDN 將在其中發揮核心作用。同樣在2025 VLSI 上，imec 研究人員強調了此類BSPDN 可以為高級系統架構帶來的功率- 性能- 面積- 成本（PPAC）優勢。

3   晶圓間距250nm的晶圓間混合鍵合：路線圖視圖

多年來，已經開發出各種各樣的3D 互連技術，涵蓋廣泛的互連間距并滿足不同的應用需求。在所有這些技術中，晶圓到晶圓混合鍵合最適合在CMOS 2.0 環境中提供存儲器/ 邏輯層堆疊所需的3D 互連間距和密度。晶圓到晶圓鍵合銅焊盤提供從一層到另一層的短而直接的低電阻連接。在縮放間距下，晶圓級連接可以提供高帶寬密度，并在信號傳輸過程中降低每比特能量。

圖3 Imec 的3D 互連技術擴展路線圖，顯示了不同互連密度所需的不同技術。（BGA=球柵陣列;CSP=芯片級封裝;W2W = 晶圓到晶圓;Mx、My 和MR 代表BEOL 互連層次結構）

4   經典的晶圓到晶圓混合鍵合工藝流程

經典的混合鍵合工藝（圖4）從兩個完全處理的300 毫米晶圓開始，具有完整的前端生產線（FEOL）和BEOL（另見圖2）。流程的第一部分類似于片上BEOL大馬士革工藝，其中小腔體被蝕刻到鍵合電介質中——主要使用SiO2?？涨恢谐錆M了阻隔金屬、種子和銅。接下來是化學機械拋光（CMP）步驟，針對高晶圓均勻性進行了優化，以產生極其平坦的介電表面，同時為銅焊盤實現受控的幾納米凹槽。精確對準后，通過使晶片在晶片中心接觸，在室溫下進行兩個晶片的實際鍵合。拋光的晶圓表面附著力導致晶圓間的強烈吸引力，從而產生鍵合波，縮小從中心到邊緣的晶圓間隙。在此室溫鍵合步驟之后，晶圓在較高溫度下退火，以獲得永久的介電- 介電和Cu-Cu 鍵合。

圖4 經典的晶圓到晶圓混合鍵合工藝流程

5   可靠的400nm間距晶圓到晶圓連接

在IEDM 2023上，imec展示了高良率的可靠400nm間距晶圓間距連接，與工業晶圓鍵合工藝中使用的1μm間距連接相比，有了顯著改進?；ミB間距的飛躍得益于多項工藝流程改進，包括增強對晶圓表面拓撲結構的控制以及使用SiCN作為鍵合電介質。研究發現，SiCN比傳統SiO2具有更好的粘合強度和可擴展性。

6   將混合晶圓間鍵合路線圖推向200nm間距

每當我們在系統層次結構中深入時，最終將邏輯部分拆分為專門的邏輯層，都需要低于400 nm 的鍵合間距，從而推動晶圓到晶圓混合鍵合路線圖朝著200 nm間距邁進。但隨著間距的不斷擴大，對兩個銅焊盤之間鍵合覆蓋的要求也在不斷擴大。一般來說，鍵合工藝的疊加精度對應于間距的四分之一，對于200 nm 間距鍵合工藝，疊加層小至50 nm。在300 毫米晶圓尺上實現如此高水平的精度是當今實現更高互連密度的最大挑戰。

為了繼續制定路線圖，imec 研究人員致力于更基本地了解鍵合過程以及干擾高水平疊加精度的因素。眾所周知，在鍵合過程中，兩個晶圓很容易變形和變形，阻礙了銅焊盤之間的精確疊加。該團隊通過模擬發現，兩片晶圓粘附時產生的鍵合波不會均勻傳播——這種現象被認為是晶圓變形的基礎。這些見解可以幫助構建模型，使我們能夠預測晶圓的變形程度，并最終微調鍵合配方。

這些知識還有助于以另一種方式提高疊加精度：設計人員可以在實際晶圓鍵合之前在圖案設計中移動銅焊盤。這些預鍵合光刻校正使imec 能夠使用當今最先進的鍵合機工具，以300 nm 間距實現晶圓間距的晶圓間混合鍵合，95% 的芯片的疊加誤差小于25 nm。

在VLSI 2025 上，imec研究人員展示了進一步將晶圓到晶圓混合鍵合路線圖擴展到前所未有的250 nm 間距的可行性。然而，為了在整個300 毫米晶圓上以行業相關良率實現所需的疊加精度，需要下一代鍵合設備。Imec 繼續與其工具供應商生態系統合作，實現這一雄心勃勃的目標。

圖5 250nm六邊形焊盤網格上菊花鏈（具有尺寸不等的粘合頂部（PADT）和底部（PADB）焊盤）的TEM（如VLSI 2025 ]上展示）

圖6 在焊盤尺寸不等的情況下，混合鍵合菊花鏈的電產量與焊盤間距的關系（如2025 VLSI所示）

7   使用納米硅通孔連接該層的正面和背面金屬

在CMOS 2.0 實施中，層的堆疊將比當今的工業混合鍵合情況復雜得多。不是兩層，而是多層將堆疊在一起。大多數層的兩側（正面和背面）都有金屬線，中間有一個活動層（例如，內存或邏輯）。部分背面金屬線可用于為有源設備供電，作為更廣泛的BSPDN 的一部分。

8   通過直接背面接觸和納米硅通孔實現前后連接

遵循這一愿景，現在層在兩側都有連接，正面和背面金屬以無縫方式相互連接。這種從前到后的連接可以通過硅通孔（TSV）在邏輯或存儲器標準單元級的粒度上實現。當深入系統層次結構時，需要以更精細的互連間距進行其他前后連接，包括直接背面接觸。這種連接方案可用于將先進邏輯器件的源極/ 漏極接觸區域直接連接到背面金屬，并且正在領先代工廠的邏輯路線圖中嶄露頭角。

從前到后連接技術的發展必須跟上晶圓到晶圓混合鍵合路線圖的進步，以便以平衡的方式在晶圓兩側提供緊密的間距連接（另見圖2）。但結合所有這些技術也帶來了挑戰。在晶圓與晶圓的鍵合步驟之后，需要越來越多的后處理，包括晶圓減?。ㄒ灾С諸SV 的制造）和背面金屬圖案化。在后一步中，最大限度地減少背面光刻失真對于確保背面金屬線與TSV 或源極/ 漏極觸點之間的緊密覆蓋至關重要。

9   底徑為20nm的背面介電通孔

在VLSI 2025 上，imec 展示了其nanoTSV（nTSV）路線圖的進展，展示了直徑小至20 nm、間距為120 nm的背面過孔。直徑如此之小的過孔具有盡可能少的標準單元面積的優點，但它們的制造需要極度薄化晶圓以確保可管理的縱橫比。

圖7 使用底部直徑為20nm的無屏障鉬填充TDV的正面到背面連接的TEM（如2025 VLSI 所示）

Imec 的路線圖提供了多種制作nTSV 的選項，包括過孔優先、過孔中間和過孔后集成。此外，過孔可以用圓形或狹縫形底部制成，以覆蓋公差換取面積消耗。在2025 年VLSI 演示中，過孔是使用過孔優先方法制作的，這意味著在晶圓減薄之前，過孔已經在晶圓正面的淺溝槽隔離（STI）特征內形成圖案化。由此產生的介電通孔（TDV，因這些過孔穿過STI 電介質而得名）充滿了鉬（Mo）。Mo 可以在沒有屏障的情況下實現，并且比傳統的Cu 或W 金屬具有更小的電阻- 有利于面積和性能。

10   以高覆蓋精度連接正面和背面

典型測試結構的布局顯示，Mo TDV 的55 nm 寬背面金屬線和20 nm 寬的圓形底部之間有15 nm 的覆蓋余量。在背面金屬光刻步驟中，可以使用每次曝光的高階校正來實現這種疊加規范，以補償先前晶圓鍵合和減薄步驟的網格失真。

圖8 顯示TDV底部和55nm寬背面金屬之間15nm疊加裕量的布局（如2025 VLSI 所示）。（TEM1 代表圖7 中使用的TEM切口

在前面討論的所有連接方案中，在混合鍵合中實現高總覆蓋精度以及最大限度地減少背面光刻失真是關鍵目標，它們既依賴于鍵合工藝，也依賴于下一代鍵合設備的能力。

11 BSPDN在常開和開關域設計中的性能和面積優勢

BSPDN是未來CMOS 2.0架構的另一個關鍵特性。使用BSPDN，整個配電網絡被移動到晶圓的背面，在那里可以使供電互連變得更大和更低。因此，BSPDN可以顯著降低電源電壓（或IR）壓降。這有助于設計人員保持10% 的裕量，以應對穩壓器和有源器件之間發生的不必要的功率損耗。通過將供電網絡與信號網絡解耦，BSPDN還可以緩解晶圓正面的BEOL擁塞，現在可以更有效地設計用于信號傳輸。

Imec 在2019 年率先提出了BSPDN 的概念，同時提出了實施BSPDN 的幾種方案。一些主要芯片制造商最近在其邏輯路線圖中引入了該技術，并計劃提供依賴BSPDN 的先進處理器的商業產品。該技術還顯示出3D SoC 實現的前景，預計CMOS 2.0 架構也會受益。

12   常開和開關域設計中的BSPDN：與前端實現相比的性能和面積改進

過去，imec 已經證明了BSPDN 可以在塊級、高密度和高驅動邏輯用例中帶來的PPAC 優勢。這些優勢已通過針對始終在線用例的設計技術協同優化（DTCO）研究得到證明，這些用例是持續向有源設備輸送電源（即全局VDD）的架構。

在VLSI 2025 上，imec 還展示了在開關域設計中實施BSPDN 的好處，在開關域設計中，標準單元塊被關閉以進行電源管理。開關域設計是通過本地實現電源開關來實現的：在本地向晶體管分配電源（本地VDD）的器件，并可以在需要時打開和關閉標準單元組。這些設計通常用于功率受限的應用，例如手機。

Imec 研究人員比較了在交換域設計中使用BSPDN與傳統前端PDN 實現的影響。該研究是通過物理實現采用2 nm 技術的移動計算處理器設計進行的。

圖9 （a-b） 開關域設計的電源傳輸，電源開關放置在檢查板模式中;（c-d）正面和背面 PDN 的電源開關布局（如 2025 VLSI  所示）。（VDDEXT=常亮電源;VDD=開關電源; PS=電源開關

與前端PDN開關域設計相比，BSPDN實施提高了性能并減少了面積消耗。使用BSPDN，IR壓降可以顯著降低（減少122 mV）。這使得BSPDN 設計能夠使用更少的電源開關，并且仍然可以管理可接受的IR 壓降。與前端PDN 實現相比，電源開關數量減少，占用的核心區域空間更少：使用BSPDN 實現總面積減少22%。

13   結論

隨著CMOS 2.0 的推出，一種新的擴展范式將展開，以滿足計算應用程序日益多樣化的需求。它依賴于功能層的堆疊——每個功能層都使用最合適的技術（節點）進行優化。細粒度背面加工和細間距混合鍵合是實現這一愿景的關鍵。由SRAM 分區和功率傳輸優化驅動的背面技術驅動的晶圓間混合鍵合的最新進展使CMOS2.0 概念更接近現實，以邏輯和存儲器標準單元的粒度提供層到層連接。這些基礎技術將使異構性（當前小芯片方法的核心）成為可能，從而為計算系統擴展創造更多選擇。

（本文來源于《EEPW》202510）