幾十年來，半導(dǎo)體的進(jìn)展以納米級不斷減少為單位來衡量。但隨著晶體管擴(kuò)展放緩，瓶頸已從器件轉(zhuǎn)向互連，先進(jìn)封裝成為新的前沿。帶TSV的硅中介體實(shí)現(xiàn)了密集的2.5D集成，縮短了信號路徑，并支持遠(yuǎn)超基板和線鍵所能提供的帶寬。

這一發(fā)展的下一波趨勢反直覺：更大的TSVs——寬達(dá)50μm、深300μm——刻蝕在更厚的中介體中，帶來更好的電氣性能、穩(wěn)健的功率輸出、更好的熱處理能力和更高的制造良率。

從線鍵到中介體

半導(dǎo)體互連技術(shù)的發(fā)展始于引線鍵合，這一技術(shù)曾是 20 世紀(jì)的標(biāo)準(zhǔn)互連方案。隨后倒裝芯片封裝技術(shù)應(yīng)運(yùn)而生，進(jìn)一步縮小了互連間距，降低了寄生效應(yīng)（即損害信號傳輸質(zhì)量的額外電阻、電容和電感效應(yīng)）。然而，面對多芯片間日益增長的高帶寬、高速通信需求，即便是倒裝芯片技術(shù)也難以滿足。

到 21 世紀(jì)初，硅中介層技術(shù)開始嶄露頭角，其核心優(yōu)勢包括：提供用于精細(xì)間距布線的重布線層（RDL）、支持垂直集成的高密度硅通孔陣列，以及可實(shí)現(xiàn)存儲與邏輯芯片集成的統(tǒng)一平臺。這些技術(shù)突破推動了賽靈思 Virtex 7 系列 FPGA、圖形處理器（GPU）及人工智能加速器等產(chǎn)品的創(chuàng)新升級，為高性能集成技術(shù)奠定了持續(xù)演進(jìn)的技術(shù)模板。

2.5D 與 3D 集成領(lǐng)域最重要的創(chuàng)新之一，便是硅通孔（TSV）的問世（見圖 1）。硅通孔堪稱現(xiàn)代半導(dǎo)體封裝的 “垂直高速通道”，是貫穿硅晶圓、芯片或中介層的電氣互連結(jié)構(gòu)，可實(shí)現(xiàn)芯片間的直接通信，并為 3D 堆疊芯片各層或 2.5D 中介層上的元器件高效傳輸電力與信號。與引線鍵合技術(shù)相比，硅通孔的信號路徑更短、電阻更低，能夠構(gòu)建高密度垂直互連，從而有效降低信號延遲、提升帶寬，優(yōu)化系統(tǒng)整體性能。

圖1.將硅中介體作為封裝技術(shù)的使用縮短了互連路徑并提高了帶寬密度。

硅中介體的一個主要應(yīng)用是將高帶寬存儲器（HBM）連接到高速處理器（見圖2）。每個HBM設(shè)備本身是一個由TSV構(gòu)建的三維堆棧，包含多個DRAM芯片和一層邏輯。HBM最高可傳輸256 GB/s。硅中介器是將數(shù)據(jù)流傳輸?shù)教幚砥鞯淖罡咝Х绞健６鄠€HBM可以集成在帶有GPU的中介器上，實(shí)現(xiàn)1TB/s或更高的數(shù)據(jù)傳輸。

圖2.高速處理器架構(gòu)通過中介器連接到HBM堆棧的GPU/CPU。

為何尺寸更大性能更優(yōu)

更厚的硅中介層具備更出色的平整度，且可擴(kuò)展至更大的體型尺寸。要實(shí)現(xiàn)厚硅中介層的應(yīng)用，硅通孔需滿足更高的深寬比，或直接增大孔徑。但從實(shí)際生產(chǎn)角度看，現(xiàn)有制造技術(shù)下，硅通孔的深寬比已接近極限，繼續(xù)提升將顯著影響制造良率、延長生產(chǎn)周期并增加成本。因此，增大硅通孔孔徑成為必然選擇。

大孔徑硅通孔的優(yōu)勢，不僅在于能適配更大尺寸的硅中介層，還體現(xiàn)在更強(qiáng)的供電能力與更低的高頻損耗上。

當(dāng)前行業(yè)正經(jīng)歷技術(shù)轉(zhuǎn)型，傳統(tǒng)硅通孔的孔徑通常為 5–10 微米、深度為 50–100 微米，而下一代硅通孔的孔徑將拓展至 50 微米、深度可達(dá) 300 微米。小尺寸硅通孔適用于移動通信、DRAM 集成等低頻、低功耗應(yīng)用場景，但在人工智能與高性能計(jì)算領(lǐng)域，面對高電流、高散熱及高帶寬的嚴(yán)苛需求則顯得力不從心。小尺寸硅通孔的載流能力有限，會產(chǎn)生更大的電阻損耗，導(dǎo)致信號完整性下降，這一問題在高頻工作場景下尤為突出。此外，小尺寸硅通孔的散熱能力不足，也為熱敏性元器件的穩(wěn)定運(yùn)行帶來了巨大挑戰(zhàn)。